Vengineerの戯言

人生は短いけど、長いです。人生を楽しみましょう!

2011-05-16から1日間の記事一覧

UVM 1.0 : examples/simple/sequence/basic_read_write_sequence (その4)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった シーケンサは、uvm_sequenceクラスを継承します。 テンプレートのREQとRSPに指定するクラスは、ドライバと同じモノにします。 そして、new関…