2011-04-01から1ヶ月間の記事一覧
映画好きの戯言 DVDは2本と、超寂しい月でした。 8 Mile/8 Mile(2002)(DVD) スウィーニー・トッド フリート街の悪魔の理髪師/SWEENEY TODDT(2007)(GyaO) サイレンサー/SHADOWBOXER(2005)(GyaO) ペリカン文書/THE PELICAN BRIEF(1993)(GyaO) 哭きの竜(1995)(G…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった examples/simple/trival/component.svは、次のようになっています。 package pkg; // package宣言 import uvm_pkg::*; // UVMパッケージを読…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスを継承したクラスがrun_phaseタスクを実装した場合、 下記のように最初phase.raise_objection(this)と最後phase.drop_ob…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MentorのVerification AcademyにDVCon2011でのセッションがアップされました。 ユーザー登録後、ログインが必要です。 Advanced Verificatio…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、OVM 2.1.1/UVM 1.0EAとdefault_sequenceの設定方法が変わりました。 src/seq/uvm_sequencer_base.svhのset_phase_sequence関数…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0になって、default_sequence関連が変わったようです。 src/seq/uvm_sequencer_base.svhのstart_phase_sequence関数でその処理を行っ…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった apb_rw.svファイル内のapb_rwクラスで、次のようになっています。 シーケンサに対するデータではないので、uvm_sequence_itemではなく、 uvm…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Brian BaileyのブログThe ESL EdgeにThere is C, C and oh yes Cがアップされました。 この記事を読んで感じました。次のようなこと。 Cベー…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった target.svファイル内のtargetクラスで、次のようになっています。 class target extends uvm_component; // uvm_componentを継承する local …
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VM & UVM Techniques for Terminating Testsは、DVCon2011にて、 Sunburst Design, Inc.のClifford E. CummingsさんとMentorのTom Fitzpatri…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった initiator.svファイル内のinitiatorクラスで、次のようになっています。 class initiator extends uvm_component; // uvm_componentを継承す…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トップ階層は、tb_env.svファイル内のtb_envクラスで、次のようになっています。 class tb_env extends uvm_component; // uvm_componentを…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回から5回にわたって、examples/simple/blocking_simpleの以下のファイルをみていきます。 この例題は、UVM 1.0に導入されたTLM 2.0の機能…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスには、次のような多くのフェーズも追加されました。 task uvm_component::pre_reset_phase(uvm_phase phase); return; e…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、各クラスで実装するフェーズに関する関数・タスク名が変更になりました。 build => build_phase connect => connect_phase run…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トップのクラス(top.sv)は、次のようになっています。 class top extends uvm_component; // uvm_componentを継承する producer #(packet) p…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった コンシューマクラス(consumer.sv)は、次のようになっています。 // テンプレートとして、#(type T=packet)を指定している。packetは前回説明…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった プロデューサクラス(producer.sv)は、次のようになっています。 // テンプレートとして、#(type T=packet)を指定している。packetは前回説明…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった プロデューサとコンシューマ間のパケットクラス(packet.sv)は、次のようになっています。 // トランザクションのデータは、uvm_transaction…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回は震災があり、落ち着かない日々が続いていますが、 今日、どうにか、100000訪問者を達成しました。 当初の目標を達成しましたので、こ…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 何回かに分けて、UVM 1.0の例題(examplesディレクトリにあるもの)を解説していきます。 今回から5回にわたって、examples/simple/hello_worl…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週からUVM 1.0の例題をチェックしてみます。 予定としては、 ・examples/simple/hello_world ・examples/simple/tlm2/blocking_simple ・e…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ：Is System-Level Design Creating a New Class of Engineer?では、 「システムレベルデザインが、新たな分野のエンジニ…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cool Things You Can Do With DVE – Part 1では、 VCSのDVEの昨日であるVMMのマクロの定義が簡単に見られるという内容です。 便利です。 同…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ：Q&A: GateRocket CEO Describes “Device Native” FPGA Verification and Debugでは、Cadence Connections partnerであ…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターのUVM実用セミナーは、 東京会場は、定員30名 5/10(水) 5/25(木) 6/30(木) 大阪会場は、定員20名 6/16(木) です。 検証、Verificati…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ：Update on AMIQ’s DVT IDE and UVM 1.0 at DVCon 2011です。 このブログでも2010年11月9日にAMIQのDVTとして、紹介しま…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターはUsing the High-Level Synthesis Blue Bookという'''ON-DEMAND WEB SEMINARを開催しています。 時間は短めの17:14です。ユーザー…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターのHLSブログに、Catapult C and the 7 Samura??sがアップされています。 このブログは、DeepChipのSubject: (ESNUG 488 #6) User ev…
Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cadence、Synopsys、Mentor => Synopsys、Mentor、Cadenceよりも売り上げ上がっていますね！ 今期は9億2090万だったので、過去5年間のピーク…
