Vengineerの戯言

人生は短いけど、長いです。人生を楽しみましょう！

2017-07-12から1日間の記事一覧

Xilinx AXI VIPを使ったスレーブとして、マスタを検証するって！

Zynq / Xilinx #その他コンピュータ

engineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Validating a master AXI4 interface using the Verification IP as a slave Validating a master AXI4 interface using the Verification IP…