Pixel 2/3のPixel Visual Coreの詳細

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Pixel 2/3に搭載されている Pixel Visual Core についていろいろ追加で調べていたら、下記のメンションで2つの資料を教えてもらいました。

FYI, the best source of Pixel Visual Core's basic hardware information I know are the architecture textbook [1] and a HotChips 2018 talk [2]

[1] https://t.co/hKKcStzHcr
[2] https://t.co/glPKyi94mr

— freedom Koan-Sin Tan (@koansin) 2019年11月30日

 時に、[2]の HotChips 2018 の資料は、Pixel Visual Coreの詳細が載っています。

Pixel Visual Coreでは、Camera または チップに接続しているDRAM からのデータを受け取り、2D Stencil Processorの処理にてパイプライン的処理をしています。2D Stencil Processorでの処理と次の 2D Stencil Processorでの処理の間では Line Bufferにデータを置いています。最終的な処理結果はチップに接続しているDRAMに書き込んでいます。Camera、DRAM、Line Buffer、2D Stencil Processorは、NoCで接続されています。

2D Stencil Processorは、IPU内にあり、IPUは S2D Stencil ProcessorとLBP(Line Buffer Pool)から構成されています。チップ内には、8個のIPUがあるようです。

Camera、DRAMもNoCに接続すると書きましたが、IPUの詳細の図では、NoCに直接接続しているのではなく、Camera、DRAMはDMA経由でアクセスするようになっています。NoCのBusやCrossBarではなく、Ring NoCのようです。