Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

RISC-V Summit 2019 – Proceedingsが公開されました

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそすべては、SystemC v0.9公開から始まった 

riscv.org

 

Processor IP Showcase、こんなにある。これでも全部じゃない?

  • Kevin Chen – Senior Architect, Andes Technology
  • Drew Barbier – Sr. Manager, SiFive Core IP Product Marketing, SiFive
  • Zvonimir Bandic – Sr. Director, Next Gen Platform Technologies | Chairman of the Board, CHIPS Alliance, Western Digital | CHIPS Alliance
  • Karel Masarik – CEO and Founder, Codasip
  • Arjun Menon – Senior Project Officer, IIT Madras | Shakti Project
  • Alexander Redkin – Executive Director, Co-Founder, Syntacore
  • Rick O’ Connor – Founder, President & CEO, OpenHW Group
  • Gajinder Panesar – CTO, UltraSoC
  • Anand Joshi – Anlayst, Computer Vision & AI, Tractica

この中で知らなかったのが、

それにしても、2016年のDesign Solution Forumが終わった直後に、

翌年のDesign Solution Forum 2017 にRISC-Vのトラックをやるのを決めてから、

まだ3年でこんなになっちゃうとは、凄いなー、と思う次第です。

vengineer.hatenablog.com