@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
いつものように、Cerebras の github を眺めていたら見つけました。
これ、CerebrasのTensorFlow。v1.14ベースなんですが、
Add Skylark toolchain configs for our buildroot toolchains
1. Doesn't actually compile for aarch64 yet (still debugging why MKL-DNN is being
built), but the Bazel rules should be theoretically correct.
とあります。aarch64 をサポートを試みている感じ。
何故?って。。。
この記事:Cerebras CS-1 Wafer-Scale AI System at SC19 にあるこの写真
(URL引用で、組み入れています)
右上の人の顔がマスクされているのはさておき、右上の大きな放熱フィンのところがプロセッサ、メモリ(DIMM) が4枚ささるようになっています。放熱フィンだけでOKのようなので、x86-64ということはないと妄想できるので、aarch64のSoCということが妄想できるんですよね。
それから、
に、
Our I/O system handles this task and delivers 1.2 Terabits per second bandwidth to the system edge through 12x standard 100 Gigabit Ethernet links to the datacenter. The I/O system also includes several optimized FPGAs to convert standard TCP-IP traffic into WSE protocol.
とあります。12x standard 100 Gigabit Ethernet は、上記写真のから濃いピンク色の12本のケーブルです。このケーブルは、プロセッサではなく、分厚い銅板のところまで来ていますよね。このケーブルは、FPGAに繋がっているようで、銅板の下にFPGAがあると妄想できるということになります。
で、妄想したブロック図は、こちら。
上記写真のプロセッサボードから青色のケーブルが真ん中の分厚い銅板に1本(表面から) + 2本(裏面から)。手前側の分厚い銅板のところに1本(表面から)繋がっています。
妄想ブロック図では、表面からの2本の青色ケーブルを考えています。
追記)、2021.05.24
元となった写真を再度見直してみたら、100GbEのケーブル、3本を1本にまとめて、2か所に繋げているっぽいのに気が付きました。図を更新しておきます。