@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
記録のために
SiFiveのKami
— Vengineer@アマゾンプライムで映画三昧 (@Vengineer) 2020年3月12日
A Coq-based DSL for specifying and proving hardware designshttps://t.co/daA0dbAGwv
Formal Specification of RISC-V ISA in Kamihttps://t.co/KZHOgiwjyg
プレゼン資料https://t.co/o86xmU9cnHhttps://t.co/SVt1jj7Meu
The RiscvSpecKami package provides SiFive's RISC-V processor model.
プレゼンテーション資料
Using Kami in the field - experiences integrating Kami into SiFive's Chisel/
Scala-based design flow
Introducing Scalable New Core IP for Mission Critical Use
このプレゼン資料の発表者、Formal Method の研究者っぽい(MITで)