@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
SYCLの一実装である triSYCL。
最初はAMDからリリースされたけど、今はXilinxがメンテナンスしているようです。
doc/about-sycl.rst にいろいろな資料のポインタが載っています。
その中の
SYCL : A Single-Source C++ Standard for Heterogeneous Computing
Xilinx からのプレゼンテーション資料です。
この資料の中に、
- 27-28頁：Decorating code for FPGA pipelining in triSYCL
- 29頁：partition_array class in triSYCL use case
xocc コマンドで合成できるようです。
32頁：ACAP++: SYCL abstractions templated by 2D coordinates
には、acap::aie::xxxなるライブラリの説明があります。
triSCYLの中に、acap というキーワードが3か所ありました。
Xilinx は、C++20 SYCL compiler engineer intern for heterogeneous computing で人募集していますね。
いずれ無くなっちゃうので、一部引用します。
Our team is working on a system-wide compute domain-specific language based on modern ISO C++20 standard and Khronos Group SYCL standard to program advanced applications (machine learning, autonomous driving, networking, HPC...) our new ACAP Versal product in a unified way.
The goal of this internship is to develop a SYCL open-source environment for heterogeneous computing targeted at the new Xilinx ACAP Versal systems.
The intern will work in the research labs interacting with different teams across Xilinx to improve the current triSYCL environment to work with our different frameworks.
46頁：Celerity: High-level C++ for Accelerator Clusters
こちらは、hipSYCL / ComputeCpp にてサポートしているようですね。
