Vengineerの戯言

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Google の 高位合成システム? : xls

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそすべては、SystemC v0.9公開から始まった 

TwitterのTLで知りました。Gpogle の xls 。引用します。

 ドキュメントは、こちら。

google.github.io

github での ソースコードは、こちら。

github.com

ice40 (FPGA) での実装例もあった。

github.com

Verilog Simulator というものがあったので、覗いてみたら、iverilog を呼び出しているだけだった。

こちらによると、Verilog Simulatorは登録できるようですね。

iverilog 用のコードは、こちら

 

ModuleSimulator なるもので、Testbenchを Verilog Simulator を使ってシミュレーションできるみたい。

 

Testbench は、ModuleTestbench なるもので、Module と Verilog Simulator を突っ込む。

コンストラクタを見てみると、

ModuleTestbench::ModuleTestbench(Module* module,
const VerilogSimulator* simulator,
absl::optional<absl::string_view> clk_name,
absl::optional<ResetProto> reset)

Module、VerilogSimulator、と clk_nema, reset を突っ込んでいる。ね。

Python からも呼べるように、Wrapper も用意されている。

 

Synthesis というものあった。