@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
TwitterのTLで知りました。Gpogle の xls 。引用します。
Google の高位合成プロジェクト。実験段階のプロジェクトだが面白そうだ。Vivado-HLSよりも軽くて使いやすいならば試してみたい。 XLS: Accelerated HW Synthesis https://t.co/tXPInRXK7B
— msyksphinz_dev (@dev_msyksphinz) 2020年9月4日
ドキュメントは、こちら。
ice40 (FPGA) での実装例もあった。
Verilog Simulator というものがあったので、覗いてみたら、iverilog を呼び出しているだけだった。
こちらによると、Verilog Simulatorは登録できるようですね。
iverilog 用のコードは、こちら。
ModuleSimulator なるもので、Testbenchを Verilog Simulator を使ってシミュレーションできるみたい。
Testbench は、ModuleTestbench なるもので、Module と Verilog Simulator を突っ込む。
コンストラクタを見てみると、
ModuleTestbench::ModuleTestbench(Module* module,
const VerilogSimulator* simulator,
absl::optional<absl::string_view> clk_name,
absl::optional<ResetProto> reset)
Module、VerilogSimulator、と clk_nema, reset を突っ込んでいる。ね。
Python からも呼べるように、Wrapper も用意されている。
Synthesis というものあった。