Vengineerの戯言

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Verilatorの薄い本:Verilatorの中を調べる、できました

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそすべては、SystemC v0.9公開から始まった 

Verilatorの薄い本:Verilatorの中を調べる

できました。

カラーPDFの電子本です。

紙の本にするとコストがかかるだけでなく、デリバリーのコストがかかるため電子本にしました。 Visual Code Studio にて Markdownで記述したものをPDFに変換しました。Markdown から PDF に変換できたことのより、カラー表示ができるだけでなく、github.com にある VerilatorのソースコードへのlinkをPDFに埋め込むこともできました。

薄い本の内容は、先週、Verilatorの中を調べるということで、このブログに書きました、下記の4回分と

examples/make_hello_sc, examples/make_tracing_sc の例題、および、timescale, trace, assert, coverage についてを追加したものになります。

当初は、64頁を目標にして書き始めましたが、最終的には68頁になりました。

最初の15頁までを、ここで公開しています。

全頁の公開をどうするかは、現在、考え中です。決まったら、Twitterおよびこのブログでお知らせします。

追記)、2021.04.26

BOOTHにて、Verilatorの薄い本、Verilatorの中を調べるシリーズを販売しました。 第一弾の「例題解析編」のお値段は、700円です。よろしくお願いします。

vengineer.booth.pm