Vengineerの戯言

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Tier IV、チップが上がってきた模様

はじめに

Twitterを眺めていたら、Tier IVがアクセルと共同開発していたチップが上げってきた模様です。

説明のために各ツイートを引用します。

Tier IV が開発しているチップとは?

ちょっと気になったので調べてみました。

HORNETといアーキテクチャのものを作っている。

Tier IV での職:ASIC、FPGA関連

16_完全自動運転向けハードウェアIP研究開発エンジニア(FPGA, ASIC)

無くなってしまうので、画像で引用します。

ここに、OpenCLというキーワードが

ちょっと前に開催された FPGA関連の勉強会での資料 (2022/4/25に開催した「TIER IV 自動運転向け RTL-FPGA 開発 テックミートアップ」)

東大(塩田研)でやっていること。

RISC-V のセミナーでの講演資料 : Out-of-order スーパスカラ・プロセッサ RSD と車載向け SIMT 型アクセラレータ HORNET について

RSDって、ここで公開されている RISC-V のプロセッサですよね。2019年12月に公開。3年近く経ちますね。

スライドの中から

  • アクセル と Tier IV での共同開発
  • 東大の塩田 sanがマイクロアーキテクチャに関与
  • 2021年は FPGA で検証中、その経緯は上記の講演資料に載っていた
  • 2022年にテストチップの予定 => それが先週上がってきた。。。

おわりに

2019年より前より開発していた RISC-V (RSD) が繋がっているのかどうかはわかりませんが、実際の商用の半導体につながるのって、なんか珍しい気がします。

HORNET、面白そうですね。

このくらいの規模なら、28nm でできそうかな? 16nm かな? 7nm までは必要なさそう。。。開発コスト考えると、28nm ぐらいが妥当だと思うけど。

28nmのようです

このTweetのスレッドを眺めると面白いですよ