はじめに
AMD Genoa搭載のボード Titanite Board の情報です。
Tianite Board
AMD Genoa x 2 、メモリソケットは各CPUに対して12枚です。
下図は上記の記事にあるものです。説明のために引用します。
また、下図はブロック図です。上記の記事にあるものです。説明のために引用します。CPU間は、4組のxGMIで接続しています。また、PCIe Gen5 x16 が各CPUから4組出ています(CPU0のP0は、x8)
xGMI の接続関係
- CPU0-G0 <=> CPU1-G2
- CPU0-G2 <=> CPU1-G0
- CPU0-P1 <=> CPU1-P3
- CPU0-P3 <=> CPU1-P1
PCIe は、NPS=4 になった時に、それぞれ1ポートづつになるように なっていますね。
P5は Gen3 x2 です。下側のP5は x1 にして使っていますが、上側の P5 は X1 WAFL なる謎の名前が付いています。
X1 WAFL は、ROME の DAYTONA Board の時からあるようです。下図は、上記の記事から説明のために引用します。水色の線です。
2019年の下記のツイートでは、回路図が載っています。X1 WAFL は、x2 の信号のようです。
Here is a section of schematics for a 2S EPYC server motherboard showing how the signals are connected between the 2 processors.
— RetiredEngineer® (@chiakokhua) 2019年4月7日
I have no idea what "WAFL" stands for though. Maybe "something-something Fabric Link"?? pic.twitter.com/B1SKZfvLsr
Socket SP5のWikipedia に、下記のような説明がありましあ。
A WAFL link connects the Control Fabrics of each processor, i.e. the PSP, SMUs and other IPs, primarily for temperature monitoring, power and frequency control. Physically they use the PCIe Gen 3 protocol.
おわりに
AMD Genoa / Tianite Board、メモリは 1DPC になるので、容量が欲しい時はそれなりのメモリを載せないとダメなんですね。。。
