Building UVM Register Classes Environment for Verifying Register Accesses via Serial Communication Portでは、UVMのレジスタ関連に関して、JTAGに適応したもの。
実コードも載っているので、よく読むといいことあるかも？
図だけでなく、コードもカラーになっているので、SystemVerilogのキーワードが赤くなっております。
JTAGだけでなく、再利用できるようにしているのも参考になりますよ。
検証、Verification、SystemVerilog、UVM
