Xilinx SYCLのインターン募集

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Xilinx、SYCLに本格的に取り組んでいるみたい。

Compiler Engineer Intern on SYCL for FPGA
場所は、IrelandのDablin

いずれ消されるので、記録のために、引用しておきます。

The goal of this internship is to develop a SYCL open source environment targeted FPGA and CPU for emulation:

にあるように、FPGAとCPUエミュレーションのためのSYCLのオープンソース環境を開発するためのインターン

- a first part is to extend the runtime implementation https://github.com/triSYCL/triSYCL based on OpenCL and OpenMP API;

最初のステップは、triSYCLのランタイムの拡張

- a second part is to improve the current triSYCL device compiler based on open-source compiler Clang/LLVM able to extract the code of the computational kernels and generate the SPIR 2.0 portable intermediate representation to address the existing Vivado HLS and SDx tools from Xilinx;
- use & extend some applications such as the SYCL C++17 ParallelSTL or TensorFlow Eigen to extend triSYCL
- improve the performance of triSYCL by collaborating with Vivado HLS & SDx teams;;

Deep Learning on FPGAs: Past, Present, and Futureは、2年前なのでOpenCLだけど、今なら、SYCLかな。。。

次のステップは、triSYCLのデバイスコンパイラの改善 (Vivado HLS/SDxツールに、カーネル抽出とSPIR 2.0 IR生成)
SYCL C++17 ParallelSTL または、TensorFlow Eigenを利用して、triSYCLを拡張？
Vivadl HLS & SDx開発チームとコラボして、triSYCLの性能改善

The position is based in Dublin (Ireland) and will suit a Masters or PhD qualified student with a passion for C++ and OpenCL SYCL

場所は、IrelandのDublinで、C++/OpenCL/SYCLに興味がある修士または博士

The areas and subjects of the internship are:
- implementing parallel languages and run-times (OpenCL SYCL 1.2.1 https://www.khronos.org/sycl and OpenMP 5 http://openmp.org);
- compilation (Clang/LLVM http://llvm.org/ and SPIR-V https://www.khronos.org/spir );
- FPGA & accelerators;
- C++17, STL, Boost;
- DSL & DSeL;
- HPC & real-time applications and libraries;
- https://github.com/triSYCL/triSYCL
- https://github.com/KhronosGroup/SyclParallelSTL
- http://portablecl.org
- git;
- Linux;
- open source software used for C++ development;
- https://github.com/tensorflow/tensorflow

こんなにいっぱいある。

上記の件、C++17以外はまー、それなりに知っているのもあるし、いろいろ触ったことがあることもある。

How to create an array of cl::sycl::buffers?
How is control flow extracted from a SYCL kernel?
Is there a way I can create an array of cl::sycl::pipe?