はじめに Xilinx Vitis の中を調べるのその14。 今回は、INTERFACE に s_axilite を生成した時に、C/RTL Simulation (Random Stallを ON)での生成されるファイルをみていきます。 axivip C/RTL Simulation (Random Stall を ON)にした時に生成ファイルは、ち…