Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 10/15(金)に行われるSYNOPSYS USERS MEETING 2010で、 Virtual Platformを用いたモータ制御ハードウェアの検証事例というのがあります。 Vir…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0でTLM 2.0が実装されますが、たぶん、VMMをベースにしているのだと思います。 そこで、VerilabのサイトにあるInteroperable testtben…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 10/15(金)に行われるSYNOPSYS USERS MEETING 2010で、またまたリコーの木村さん、事例発表します。 Processor Designer を用いたDSP開発並び…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Register PackageがSynopsys/MentorのRALに決まったが、 UVM 1.0のリリース(12月頃)までにはまだ、ちーと時間がある。 それまで何もわからな…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM本(A Practical Guide to Adopting the Universal Verification Methodology)のプレビューです。 Part 1 ： 4.1 (Using the UVM Library)…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ModelSim XEが無くなることで、お困りの方、 PaltekがModelSim PE 特別キャンペーンをやっています。 安いです。1年間ライセンス(フローティ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JL Grayさんのツイートによると、 UVM 1.0 の Register PackageにSynopsys/MentorのRALに決まりました。 私は、この決定は非常によかったと…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Shared Register Access in RAL though multiple physical interfacesの記事を読んでみて、 やっぱり、UVM 1.0のRegister PackageはRALの方…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった EDAOnline、OCP-IP，NoCのベンチマーク用トランザクション・ジェネレータを無償提供でも取り上げられた、 OCP-IP用NoCのトランザクション・…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日(9/17：金)に、品川カンファレンスセンターで行われたVerify2010で聞いた 「ZeBu のSystemVerilog 最新情報！- VMM/OVM/UVM 対応から最…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日(9/17：金)に、品川カンファレンスセンターで行われたVerify2010に行ってきました。 ただし、都合により、下記の最後の2セッションのみ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM本の例題にも書きましたが、UVM本の例題が公開されました。 UVM Book examples are now available in the contributions area of www.uvm…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、TLM 2.0が導入される予定。どんな感じになるのか？ たぶん先行して導入しているVMM 1.2をベースにするのではないでしょうか？ …

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Fundamentals of High Level Synthesis--Part 3は、 High Level Synthesis Blue Book by Michael Fingerhoff (Copyright 2010 by Mentor Gra…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、RALがRegister Package になる可能性が高くなった今、RALについて知るいい機会。 (と思っていたら、 今日、JLGrayさんのTwitte…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 10月15日(金)まで今週で1ヶ月になりますので、 SYNOPSYS USERS MEETING 2010の申し込み受付が始まりました。 案内メールが着て、すぐに登録…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OVM Cookbook - PDF and Examplesにて、OVM cookbookのPDFと例題が公開されました。 検証、Verification、SystemVerilog、OVM、Open Verific…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 久しぶりに、Specman/eの事例です。 Users Employ Specman Constrained-Random Verification for Complex IPから2つ。 User Interview: Veri…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synphony Cのユーザー事例(オリンパス・ディジタル・システムズ)が10月15日(金)に開催されるJSNUG2010で発表されるようだ。 なお、JSNUG2010…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM_RGM2.4がリリースされました。 Mentor Announces Collaboration with Synopsys on Joint Register Package Candidateになったので、 ケ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Fundamentals of High Level Synthesis--Part 2は、 High Level Synthesis Blue Book by Michael Fingerhoff (Copyright 2010 by Mentor Gra…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のブログにも書きましたが、UVM 1.0 のRegister Packageに関するミーティングがあります。 UVM Register Package Newsによると、どうや…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、Register Packageの標準化を進めています。 3社(Synopsys、Cadence、Mentor)、それぞれRegister Packageを持っています。 今回…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週末(9/3：金)は、[EDA Tech Forum 2010 http://www.edatechforum.jp/]でしたね。行った方もいるのかな？ 私は都合でセッションを聞きには…

映画好きの戯言 今月は、ほぼ1ヶ月、お休みだったので、たくさん映画が見られてうれしかったです。 14本(劇場:0本、DVD:7本、GyaO:7本、テレビ:0本) サロゲート/SURROGATES(2009)(DVD) ジュリー＆ジュリア/JULIE & JULIA(2009)(DVD) ミリオンダラー・ベイビ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Impulse Cというツールをご存じだろうか？ Impulse Accelerated Technologiesという会社が販売している C to HDL ツールです。 ASICを開発し…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 無償ツールで実践する「ハード・ソフト協調検証」(4) ―― SystemVerilog側のDPI-Cの記述を作成するのリスト6の部分をvlog -dpiheader コマン…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Fundamentals of High Level Synthesis--Part 1は、 High Level Synthesis Blue Book by Michael Fingerhoff (Copyright 2010 by Mentor Gra…