Vengineerの妄想

人生を妄想しています。

2012-11-01から1ヶ月間の記事一覧

ModelSim Altera Edition 10.1b

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった QuartusII v12.1がリリースされたことに伴い、ModelSim Altera Editionも10.1bになりました。 ModelSimの最新版とほぼ同じです。 ModelSim…

懐かしきPLI

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Easier PLI integration with MPSimは、MPSimでPLIを使うお話。 MPSimは使ったことはないのですが、マルチコア対応のシミュレータというこ…

QuartusII v12.1リリース

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Altera Quartus II Software Version 12.1 Accelerates System Development with Enhanced High-Level Design Flowsですね。 このプレスリ…

hdlabのARMCPUモデル環境がバージョンアップ

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった hdLabが無償で提供しているARM CPUモデル環境のバージョンアップの連絡が来ました。 引用 QEMU+TLMuARMCPUモデルをお使いの皆様で、バージ…

『ディジタル・デザイン・テクノロジ』休刊のお知らせ

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 『ディジタル・デザイン・テクノロジ』休刊のお知らせです。 「Design Wave Magazine」が休刊になり、 その後創刊した「ディジタル・デザ…

FPGAは、20nmですね

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAは20nmに突入ですね。 Alteraは9月に発表し、Xilinxも先日発表しましたね。 アルテラ、20nm 製品でのイノベーション ザイリンクス、20…

SystemVerilogのfork disableについて

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MentorのDaveさんのツイートで知ったSystemVerilog Fork Disable "Gotchas"というブログ記事。 Verilog HDLでもforkをdisableで終了される…

Shangのプレゼンテーション資料

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Shangのプレゼンテーション資料がLLVM Developer Meetingのサイトで公開されました。 Generating Hardware Description with Target-Indep…

ET 2012 & EDSFair 2012に行ってみて

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 金曜日に行ってきました。ET2012 & EDSFair 2012に。 EDSFairを先に書かないのは、どうみても、規模が違いすぎるから。 MentorなんかEDAで…

スペシャルな夜、2012

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨年の好評につき、今年もありましたよ、昨日(11/15:木)に、スペシャルな夜が。 場所は同じのJazz Club。 昨年はほとんど舞い上がっていた…

LLVMベースのHLSがまだあります。

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TTA-based Co-design EnvironmentもLLVMべーすのHLS。 poclを使うことで入力としてOpenCLもサポート。 2 From C to VHDL as Quickly as Po…

Riviera-PRO 2012.10

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Aldecは、Riviera-PRO 2012.10をリリースしましたね。 引用 ・シミュレーション性能の改善 – VHDLシミュレーションが20%高速になりました!…

eのC言語インターフェイスも進化している。

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SystemVerilogには、DPIでC言語とのインターフェイスがありますが、 eにもC言語とのインターフェイスがあります。 そして、そのインターフ…

cluelogicという会社

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 知り合いのツイートで知ったcluelogicという会社。 UVMに関するチュートリアルが10回分あります。 UVM Tutorial for Candy Lovers ソース…

VeriClear

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VeriforeがVeriClear (Interactive 2-D Projection Cross Coverage Viewer)というツールをオープンソースで公開しました。 UCAPI及びUCDB…

XilinxはZynq、AlteraはOpenCL

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった XilinxはZynq、AlteraはOpenCLに力を入れているということで、 カテゴリのFPGAからZynq と Altera OpenCLを分離しました。 まー、Xilinxだ…

Shang

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 中国の中山大学のオープンソースのHLS:Shang LegUpと同じLLVMベース。 しかし、説明によると、 引用 The Shang high-level synthesis fram…

LegUp

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トロント大学のオープンソースのHLS、LegUpです。 以前、チェックした時はソースコードは公開されていませんでしたが、 今は公開されてい…

Altera、OpenCLに本気です!

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AlteraがOpenCLのサポートを正式発表しましたね。 既に、量産対応になっていると。 それから対応基板も増やすような感じに。 Webinarも3つ…

VERIFICATION HORIZONS, Oct. 2012

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VERIFICATION HORIZONS, Oct. 2012がアップされています。 引用 ST-Ericsson Speeds Time to Functional Verification Closure with Quest…

またまた、OpenCLをサポートするFPGAボード

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Advanced Systems Development Kitは、Strativ Vが2個載っているFPGAボード。 2つのFPGAをPLXのBridgeで繋げています。 ブリーフは、こち…

XilinxのAXI BFMの記事

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった XilinxのXcell 81に、AXI BFMに関する記事があります。 Testing and Debugging Zynq SoC Designs with BFMs です。 でも、AXI BFMって有料…

Functional Hardware Verification

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのスポンサーによるビデオ、 Functional Hardware Verification (CS348) How to Verify Chips and Eliminate Bugsです。 ユーザ…