Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-04-01から1ヶ月間の記事一覧

今月(4月)の映画鑑賞

映画好きの戯言 DVDは2本と、超寂しい月でした。 8 Mile/8 Mile(2002)(DVD) スウィーニー・トッド フリート街の悪魔の理髪師/SWEENEY TODDT(2007)(GyaO) サイレンサー/SHADOWBOXER(2005)(GyaO) ペリカン文書/THE PELICAN BRIEF(1993)(GyaO) 哭きの竜(1995)(G…

UVM 1.0 : examples/simple/trival

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった examples/simple/trival/component.svは、次のようになっています。 package pkg; // package宣言 import uvm_pkg::*; // UVMパッケージを読…

UVM 1.0 : Objection mechansm debugとは?

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスを継承したクラスがrun_phaseタスクを実装した場合、 下記のように最初phase.raise_objection(this)と最後phase.drop_ob…

Advanced Verification Technologies in the Real World

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MentorのVerification AcademyにDVCon2011でのセッションがアップされました。 ユーザー登録後、ログインが必要です。 Advanced Verificatio…

UVM 1.0 : default_sequence(その2)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、OVM 2.1.1/UVM 1.0EAとdefault_sequenceの設定方法が変わりました。 src/seq/uvm_sequencer_base.svhのset_phase_sequence関数…

UVM 1.0 : default_sequence(その1)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0になって、default_sequence関連が変わったようです。 src/seq/uvm_sequencer_base.svhのstart_phase_sequence関数でその処理を行っ…

UVM 1.0 : examples/simple/tlm2/blocking_simple (その5)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった apb_rw.svファイル内のapb_rwクラスで、次のようになっています。 シーケンサに対するデータではないので、uvm_sequence_itemではなく、 uvm…

Cといっても、

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Brian BaileyのブログThe ESL EdgeにThere is C, C and oh yes Cがアップされました。 この記事を読んで感じました。次のようなこと。 Cベー…

UVM 1.0 : examples/simple/tlm2/blocking_simple (その4)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった target.svファイル内のtargetクラスで、次のようになっています。 class target extends uvm_component; // uvm_componentを継承する local …

OVM & UVM Techniques for Terminating Tests

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VM & UVM Techniques for Terminating Testsは、DVCon2011にて、 Sunburst Design, Inc.のClifford E. CummingsさんとMentorのTom Fitzpatri…

UVM 1.0 : examples/simple/tlm2/blocking_simple (その3)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった initiator.svファイル内のinitiatorクラスで、次のようになっています。 class initiator extends uvm_component; // uvm_componentを継承す…

UVM 1.0 : examples/simple/tlm2/blocking_simple (その2)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トップ階層は、tb_env.svファイル内のtb_envクラスで、次のようになっています。 class tb_env extends uvm_component; // uvm_componentを…

UVM 1.0 : examples/simple/tlm2/blocking_simple (その1)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回から5回にわたって、examples/simple/blocking_simpleの以下のファイルをみていきます。 この例題は、UVM 1.0に導入されたTLM 2.0の機能…

UVM 1.0 : フェーズ(その2)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスには、次のような多くのフェーズも追加されました。 task uvm_component::pre_reset_phase(uvm_phase phase); return; e…

UVM 1.0 : フェーズ(その1)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、各クラスで実装するフェーズに関する関数・タスク名が変更になりました。 build => build_phase connect => connect_phase run…

UVM 1.0 : examples/simple/hello_world (その5)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トップのクラス(top.sv)は、次のようになっています。 class top extends uvm_component; // uvm_componentを継承する producer #(packet) p…

UVM 1.0 : examples/simple/hello_world (その4)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった コンシューマクラス(consumer.sv)は、次のようになっています。 // テンプレートとして、#(type T=packet)を指定している。packetは前回説明…

UVM 1.0 : examples/simple/hello_world (その3)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった プロデューサクラス(producer.sv)は、次のようになっています。 // テンプレートとして、#(type T=packet)を指定している。packetは前回説明…

UVM 1.0 : examples/simple/hello_world (その2)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった プロデューサとコンシューマ間のパケットクラス(packet.sv)は、次のようになっています。 // トランザクションのデータは、uvm_transaction…

本日、100000訪問者を達成しました。

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回は震災があり、落ち着かない日々が続いていますが、 今日、どうにか、100000訪問者を達成しました。 当初の目標を達成しましたので、こ…

UVM 1.0 : examples/simple/hello_world (その1)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 何回かに分けて、UVM 1.0の例題(examplesディレクトリにあるもの)を解説していきます。 今回から5回にわたって、examples/simple/hello_worl…

UVM 1.0の例題をチェックしてみよう

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週からUVM 1.0の例題をチェックしてみます。 予定としては、 ・examples/simple/hello_world ・examples/simple/tlm2/blocking_simple ・e…

New Class of Engineerって?

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ:Is System-Level Design Creating a New Class of Engineer?では、 「システムレベルデザインが、新たな分野のエンジニ…

Cool Things You Can Do With DVE

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cool Things You Can Do With DVE – Part 1では、 VCSのDVEの昨日であるVMMのマクロの定義が簡単に見られるという内容です。 便利です。 同…

Q&A: GateRocket CEO Describes “Device Native” FPGA Verification and Debug

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ:Q&A: GateRocket CEO Describes “Device Native” FPGA Verification and Debugでは、Cadence Connections partnerであ…

メンターがUVM実用セミナー開催

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターのUVM実用セミナーは、 東京会場は、定員30名 5/10(水) 5/25(木) 6/30(木) 大阪会場は、定員20名 6/16(木) です。 検証、Verificati…

Update on AMIQ’s DVT IDE and UVM 1.0 at DVCon 2011

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ:Update on AMIQ’s DVT IDE and UVM 1.0 at DVCon 2011です。 このブログでも2010年11月9日にAMIQのDVTとして、紹介しま…

Using the High-Level Synthesis Blue Book

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターはUsing the High-Level Synthesis Blue Bookという'''ON-DEMAND WEB SEMINARを開催しています。 時間は短めの17:14です。ユーザー…

Catapult C and the 7 Samura??s

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった メンターのHLSブログに、Catapult C and the 7 Samura??sがアップされています。 このブログは、DeepChipのSubject: (ESNUG 488 #6) User ev…

もうすぐ、売り上げが10億ドル

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cadence、Synopsys、Mentor => Synopsys、Mentor、Cadenceよりも売り上げ上がっていますね! 今期は9億2090万だったので、過去5年間のピーク…