Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-04-24から1日間の記事一覧

UVM 1.0 : examples/simple/tlm2/blocking_simple (その5)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった apb_rw.svファイル内のapb_rwクラスで、次のようになっています。 シーケンサに対するデータではないので、uvm_sequence_itemではなく、 uvm…