@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 長年AlteraでOpenCLの開発をしているDmitry Denisenkoさんの発表です。 OpenCL for FPGAs 101頁もありますよ。 ・FPGA Architecture ・Design Methodolo…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Linaroの96Boardsのドキュメントに、DragonBoard 820が追加されました。 LinaroのDragonBoard 820の Reference Platform Build – CE OpenEmbedded Yocto…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった XilinxのReconfigurable Acceleration、プレスリリースも。 なんか、昨日ブログに書いたIntelのディープラーニングと似ているよね。 まー、FPGAでDeep N…

映画好きの戯言 今月は11本。今年66本(内、DVD/BDは59本)。 キャロル(2015)/CAROL ケイト・ブランシェットが出ているということで借りてみた。キャロルは主人公の名前だったのね。クリスマスのキャロルだと思って借りました。 共演のルーニー・マーラがなか…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cadenceも力を入れているRISC-V ブログ、RISC-V 5th Workshop Previewをアップしています。 11月29日と30日にGoogleで開催されるようですね。 Qualcomm…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Snapdragon 830では、Samsungの10nmで開発するのではと書きましたが、 Qualcommが正式にプレスリリースを出しましたね。830ではなく、835として Qualcom…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで流れたの知った。 Intel Deep Learning Inference Accelerator (DLIA) on Arria 10 約1時間25分の講演内容。 資料は、Google Driveにアップさ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 第1回FPGAスタートアップセミナーで、LTします。ということで、 日曜日(2016.11.20)にサイボウズ＠東京日本橋タワーに行ってきました。 27Fの半分ぐらい…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SC16でARMが発表したARM HPC Ecosystem SC16 OpenHPCなるものが。。。現在のバージョンは1.2。 その他に、 ・ARM C/C++ Compiler ・ARM Performance Lib…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、「高位合成友の会 第4回」ですね。 前回までの2回(第2回、第3回)は、東銀座のドワンゴのセミナールームでしたが、今回は東工大で。 (第1回はロ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Microsemi Offers First FPGA-Based RISC-V IP Core RISC-Vコアは、 SiFiveのもので、32ビット版のRV32IM。 SmartFusion2で100MHzで動くって。 ちなみに…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった BroadcomのVulcan Teamがレイオフされたという情報が流れていました。 Vulcan Team layoff 約1ヶ月ぐらい前に足ったスレッドですが、その後のコメントで…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TAMAMOはじめます-アクセラレータ向け分散処理ライブラリ- オープンソースカンファレンス2016 Tokyo/Fallの懇親会LTでの発表です。 TAMAMO : Take Advan…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった DigilentがArty-Z7をリリース。 2011年のZedBoard、2012年のZyboに続き、今年2016年は、Arty-Z7を。 Zynq-7010を搭載するArty-Z7-10とZynq-7020を搭載す…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった LLVM Now Supports Qualcomm's New Falkor CPU QaulcommでFalkorってCPUコア開発しているんだ。 これによると、ARM Cortex-A57のお仲間？ Qualcomm FALK…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった このツイートで知った。 これにある “PGI Community Edition” が登場 – OpenACC の普及を加速 によると、PGI Community Editionは、無償なようだ。 PGI …

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SDSoC勉強会を来年の1月28日(土)に開催します。 場所は、ZynqMP勉強会と同じ渋谷です。 夏ぐらいから勉強会やりましょうね。と、Twitterでツイートして…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Codasip and BaySand Partnership Makes RISC-V Based ASICs an Ideal Choice for IoT Designsによると、 BaySandの65nmと40nmのUltraShuttleでRISC-V互…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 第1回FPGAスタートアップセミナー@11/20(日)にて、 「FPGA Community」について、5分間のLTします。 青木さんのsigboostは、某勉強会で知って、 その後…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Xilinxのブログで見つけました。 Visual System Integrator enables rapid system development and integration using processors and Xilinx FPGAs Sys…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Intel FPGA SDK for OpenCL のv16.1がリリースされましたね。 ALtera SDK for OpenCLからIntel FPGA SDK for OpenCLになっていますね。 AlteraがIntelに…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった RISC-V関連でGoogle君に色々聞いてみたら、 6.175: Constructive Computer Architecture (Fall 2016)を見つけました。 コンピュータ・アーキテクチャの…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日、11/14は埼玉県民の日なので、お休みしています。 2年前に、勤務先で、11/14は埼玉県民の日なので、有給休暇を取りますって、メールしたら、 えー…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Xilinx Virtex UltraScale+ FPGAs incorporate 32 or 64Gbits of HBM, delivers 20x more memory bandwidth than DDR Twitterで流れてきましたが、スル…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cerebras Systemsっという会社に転職したという人が居た。 知らない会社名だったので、Google君に聞いたら、 サイトには、 Cerebras is a stealth-mode …

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Linaro™の96Boards™仕様準拠「F-Cue」を受注開始 MB86S71を搭載した96Boards F-Cue MSB7701-C01 30,000円 (11月14日より) F-Cue EXTENSION BOARD (Ether…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ModelSim Altera Starter Edition (16.0)の続き。 今回から ModelSim Intel FPGA Starter Edition になったようです。 v16.0は、ModelSim 10.4dでしたが…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cadenceのサイトでも、RISC-Vが取り上げられています。今年のDACからですね。 Breakfast Bytes Blogs書いているPaul Mcleelanさん。前職がSemiWikiで、V…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chisel3 Chisel3は、Chisel2よりもモジュラリティが良くなったんだって。 Chisel3からVerilog HDLへの変換は、 ・Chisel3 (Scala) を FIRRTL ("Chisel R…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chisel ビデオ：Chisel Quick Tutorial - 1st RISC-V Bootcamp Chiselは、UC Berkeleyで開発されたオープンソースのhardware construction languageです…