Chisel3とFIRRTL - Vengineerの戯言

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Chisel3は、Chisel2よりもモジュラリティが良くなったんだって。

Chisel3からVerilog HDLへの変換は、

　・Chisel3 (Scala) を FIRRTL ("Chisel RTL"とも呼ぶ)
　・FIRRTL (Flexible IR for RTL) を Verilog HDLに変換

　・おまけ：VerilatorでVerilog を シミュレーション用にSystemCに変換

ポイントは、一旦、FIRRTLというフォーマットに変換するということ。
Chisel2では、Chisel2(Scala)から直接Verilog HDLを生成していた。

Chisel3をビルドするには、

　・sbt (Scala Build System)
　・FIRRTL 
　・Verilator

が必要です。

FIRRTLもgithubにて公開されています。

言語仕様も公開されている。

FIRRTLは、下記のようにすると、ビルドできます。

　・verilator と sbtをインストール後、

    $ git clone https://github.com/ucb-bar/firrtl
    $ cd firrtl
    $ sbt compile   ( firrtl をコンパイル )

    $ sbt test      ( firrtl をテストする )  
    $ sbt assembly

　  (utils/bin/firrtl を PATH に設定しておくといいよ。)

　・テスト

    $ mkdir -p build  
    $ ./utils/bin/firrtl -i regress/rocket.fir -o build/rocket.v -X verilog

追記)、2016.12.3
FIRRTLのURLを追加