@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
ChiselからVerilog HDLには変換できるけど、その逆ないかなと調べたらあった。
— Vengineer＠ (@Vengineer) 2020年11月13日
sv2chisel (System)Verilog to Chisel Translatorhttps://t.co/cJObdPJZde
github の これですね。
ドキュメントは、これ ですね。ドキュメントの Fig.1 に処理フローが載っていました。
(System)Verilog コードを 解析して、FIRRTL (+ Extensions) に置き換えてから、いろいろ Transforms で最適化して、Chisel コードとして出力しているっぽいです。
+ Extensions とあるので、FIRRTL だけでは表現しきれなかったんでしょうね。
+ Entensions の部分、FIRRTL に取り込まれるっていうのはないんですかね。
そうすれば、図にあるような、Transforms も再利用できるし、いろいろな Transform を追加することもできそうですが、いかがでしょうか？
ドキュメントの「Feture Work」には、
Last but not least, we are currently investigating the feasibility of extending language support to VHDL that shares
many concepts with (System)Verilog while being very strongly
typed, like Chisel. Other HCLs translation targets, such as
MyHDL [17], migen [18] or SpinalHDL [19], could also be
considered to enable hardware designer to pick the language
that fit the best their needs for a given project, as it can been
observed for software languages.
とあるので、いろいろなものを取り込んで、全部、Chisel でいいじゃんも可能になるかも？しれませんね、
