2018-01-15 SpinalHDLのVEXRISCV マルチコア/RISC-V #その他コンピュータ Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ちょうど一年前、SpinalHDLのRISC-Vしたので。 VEXRISCV: A MODULAR RISC-V IMPLEMENTATION FOR FPGA githubのVEXRISCV VERRISCVのドキュメント SpinalHDL Workshopでは、例題がいっぱいありますよ。 SpinalTemplateSbtには、IDE(Intellij IDEAやEclipse)への組み込みもできるようです。
