@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 行ってきました。Parallella Technical Conferece in Tokyo。 12FのDMM.com AKIBAに行くには、4Fのゲートを通らないと行けないんですが、 と思っていた…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 私が勝手にメンターだと思っている柴田さんのブログから自分のために残しておきます。 ソフトウェア開発組織が持つべきカルチャー（まとめ） 引用 1. 継…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLから拾ったのは、An Open Hardware Library。 ParallellaのAdaptevaがハードウェアのHDLをオープンソースで公開しました。 PalrallellaのZyn…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった もう一つ、Synthesijerを。 Synthesijer で FORTH を作る FORTHって、コレのこと？ そうなら、Sun Workstationのファームウェアだったので、使ったこと…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JavaからHDLを生成するSynthesijerを使ってVGA出力モジュールをTerasic DE0-CVに実装した事例。 SynthesijerでのVGA出力ライブラリの実装例 Synthesijer…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった IWOCL 2015のプレゼンテーション資料が公開されています。 ただし、一部はまだ公開されていませんが。 Update on the SYCL for OpenCL Open Standard to…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった CUDA 7 Performance Overviewのビデオと資料(PDF)が公開されています。 タイトルは、Overviewではなく、Reportのようです。 メモとして、残しておきます…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Intel Parallel Stduio XE 2016 Betaをアナウンス。 βプログラムは6月23日までで、ライセンスは9月25日。 ライセンスに関しては、こちらにあります。 Wh…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OWCL 2015に合わせていろいろアナウンスされていますね。 Khronos Releases SYCL 1.2 Final Specification SYCL ParallelSTLもオープンソースでリリース…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Heterogeneous Computing with OpenCL 2.0, 1st Edition。 割引されていて、64ドルぐらい。 ちょっと高いですね～。電子書籍もまだ出ていませんね。 Ope…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MediaTek、世界初のスマホ向け10コアCPUによると、 MediaTekは10コアのスマホ用SoC(HELIO X20)をアナウンスしました。 MediaTekのプレスリリース Helio2…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった cvImagePipeline - OpenCV画像処理フィルタシーケンスライブラリは、OpenCVの各モジュールの接続をXMLファイルで記述し、プログラム実行時にそのXMLファ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VerilogのテストにPython製フレームワーク「cocotb」を使う。 cocotbについては、このブログでも2回紹介しています。 商用シミュレータだけでなく、Icar…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Vivado Design Suite User Guide High Level Synthesis UG902(v2015.1) 694ページのユーザーマニュアル。 一章だけで、250ページもあります。 3章にOpen…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Kalmar C++ Compiler、見つけました。AMDのHSAを使っています。 ubuntuに、 HSA Linux driver HSA Runtime HSAIL Compiler HSAIL-Tools をインストール…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MediaTek CorePilot 2.0 speaks CPU, GPU tooによると、MediatekはCorePilot 2.0という技術でユーザーが関与しなくても、CPUとGPUをうまく使って処理時…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった IPCが40%向上したAMDの次世代CPU「Zen」と2017年までのロードマップの最後の方に、SkyBridgeがキャンセルされたようです。顧客はx86とARMのピン互換チッ…

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AMD CodeXL 1.7 is here!に概要があります。 Windows 7/8.1 、そして、10のテクニカルレビューでもOK！ Linuxは、REL 7 と Ubuntu 14.04以降。 ダウンロ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった GCCがOpenACCをサポートを書いたのは、昨年の7月1日。 で、OpenACC support in GCCによると、GCC 5.0.1でOpenACCが使えるようです。 ただし、通常のGCC…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Epiphany-BSP v1.0 AlphaがGithubにアップされました。 BSP libraryとは、これの模様。 ドキュメントは、こちら BSP Modelは、こちら うーん、知らなか…