2017-10-01から1ヶ月間の記事一覧
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった あたしが、TensorFlow XLAで注目している「Graphcore」がブログにて、ベンチマークを公開。。。 PRELIMINARY IPU BENCHMARKS - PR…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Pixel2とPixel Visual Coreが正式に利用できるのは、Android 8,1からということでしたが、 GoogleがAndroid 8.1にNeural Networks APIを導入…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 9月12日のブログ、511のRISC-Vコアとディープラーニングの新しい論文。 Experiences Using the RISC-V Ecosystem to Design an Accelerator-…
映画好きの戯言 10月の映画鑑賞は、5本 (DVD x 5本)。合計(79 = 74 + 5本) ジャッキー／ファーストレディ 最後の使命(2016)/JACKIE ナタリー・ポートマンの演技は凄いわ。特に喋り方。 昔のレディの喋り方って、あんな感じだったのだろうか? ハードコア(2016…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cloud Services 引用 ・Intel Quartus® Prime design software ・Intel FPGA SDK for OpenCL™ ・ModelSim*- Intel FPGA Edition software on…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「HUAWEI Mate 10は史上最強のスマホ」 ファーウェイトップの自信にあふれた発表会 HUAWEI Mate 10/Mate 10 Proは、Kirin 970を搭載のスマホ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ディープラーニングのフレームワークということであるが、 あたしは既に終わっているとみています。 下の表は2017/10/09でのGitHubでの各フ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ソニーのディープラーニングのフレームワークであるnnabla、 Githubぐらいしか情報なかったけど、ここに来て、ふたつ。 一つ目は、インタビ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGA向けIPコア提供サイト 「Halide to FPGA」のベータ版をオープン ― 半導体回路開発にかかる時間を大幅に短縮 ― ということで、フィックス…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで、IntelのGNAなるものを知った。 IMPLEMENTATION OF EFFICIENT, LOW POWER DEEP NEURAL NETWORKS ON NEXT-GENERATION INTEL CLIENT…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Zybo Z7 7010じゃなくて、7020も出たね。 メモリは1GBで32ビットなんだよね。お値段は、Z7-20で299ドル、SDSoC Voucher付きは304ドル。 Arty…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Jupyter notebook で QNNのお兄さん、 Rosettaなるものも公開していますね。 XilinxのPYNQ用に、Chisel2にてアクセラレータを開発するってい…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Pixel Visual Core: image processing and machine learning on Pixel 2 GoogleのPixel2にPCI Express I/Fにチップが繋がっているようだ。 …
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった いやー、昨日発表がありましたね。 Intel Pioneers New Technologies to Advance Artificial Intelligence 今までLake Crestと呼ばれていたA…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週のDesign Solution Forumの河崎さんの講演にて、 12月18日に東大にてRISC-Vのセミナーをやることが分かりました。 RISC-V Day 2017 Toky…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、Xilinxの開発者フォーラム2017ですね。 今回は、 ・Software Application Development ・エンベデッドソフトウェア開発 ・ハードウ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週のIntel FPGAでもセッション中にあっようですが、 Intel?? HLS Compilerは、Quartusに付属し、別途費用がかからないということに。 無償…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった [https://fabcross.jp/news/2017/20171005_latticeecp5_fpgadevboard_fleafpga.html Raspberry Piに接続できるFPGA開発ボード「FleaFPGA Ohm…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SiFive’s RISC-V Goes Multicore SiFiveがマルチコア版をアナウンスしましたね。 E51 core0(1コア)と U54 cores(1～4コア)を1つのTileLink S…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、Design Solution Forumですね。 実行委員は、朝8時から用意を始めます。それより前から準備をしている人達もいます。 昨年から準備…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録のために Intel awards Paderborn University a cluster fueled by Xeon processors and Intel Arria 10 FPGAs FPGA-XでのLT「Xeon+FPGA…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週は、Intel で攻めるつもりでしたが、急遽変更。 NNVM Compilerがアナウンスされました。 昨日のIntel Nervana Graphに対抗するもの。 既…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Intel NervanaがO'Reilly AI Conf, Sep 19 2017で発表した資料を公開しました。 Intel Nervana Graph: A universal deep learning compiler …
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Intel、初の“自己学習型”チップ「Loihi」によると、「Loihi」というNeuromorphic Chipを開発したようですね。 インテルのプレスリリース：In…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日から木曜日までは、Intel Days です。 水曜日のIntel FPGAのセミナーは Intel の発表内容というか、 各セッションの時間が短いので新規…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨年のDesign Solution Forumでも発表していただいた福嶋先生のHalideによるFIRフィルタの実装 OpenCVで画像ファイルの取り込みと表示をして…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週の月曜日、お休みして、コンフィギャラブルシステム研究会（RECONF)@ドワンゴに行ってきました。 目的は、最後の[招待講演] Scalable an…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AlphaICsなる会社を見つけ、いろいろな職を募集しているのを見つけました。 いずれこのページは更新してしまうと思うので、特に気になった次…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Nvidia CEO in China: Big Push for AI Inferenceの図を引用します。 各種フレームワークのモデル(パラメータ)をNVIDIAのTensorRTに取り込ん…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった GUINNESSが吐き出すCコードとビルド時間の続き、 Vivado HLS用のコードを吐き出すようにすれば、合成時間はかなり短くなると思います。 そう…
