マルチコア/RISC-V
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ArmのIoT関連の売り上げの伸びが鈍化しているようですね。 Softbankが320憶ドルで買収したけど20憶ドル/年の売り上げじゃまだまだという感じですかね？ …
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Alibaba Reveals 16-core RISC-V Chip Alibabaの子会社 Pingtouge Semiconductor があったんだと思って、Google君に聞いたら、出てきました。 Alibabaも…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ほとんどの人には、何それ？ネタですが、 このツイート 引用します。 Its official, I got the @madebygoogle @Google Coral Edge TPU running @TensorF…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Building a RISC-V PC ABOpenのRISC-V PC 中身は、SiFiveがリリースしたTSMC 28nmにて作った64ビットRISC-Vx4コア内臓SoC このビデオを見ると、内蔵され…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Western Digital、プロセッサを発表――RISC-Vを活用によると、「RISC-V SweRV Cores」と「OmniXtend」をオープンソースにて公開したと。 引用 同社は同IP…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった @msyksphinzさん、凄いですよね。 RISC-Vに関しては、@msyksphinzさんのところに行きつく。 FPGAの＠marsee101さんの「FPGAの部屋」と同じですね。 APS…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった NEW PART DAY: THE RISC-V CHIP WITH BUILT-IN NEURAL NETWORKSで知った小さなRISC-Vデバイス。 開発元は、KENDRYTE(中国) ・RISC-V DualCore (64bit/FP…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった @ShaktiProcessorによると、彼らのファーストシリコンがあがってきたそうな チップは小さいが、パッケージは大きいぞ。 Linuxもブートしているぞ。 ソー…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録のために、 7月18日、19日に行われたRISC-V Workshop in Chennai Proceedingsのスライドとビデオが公開されています。 なんと、2日で20講演。一日で…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった RISC-V dayが10月18日に慶応義塾大学(日吉)で開催されます。 Keynoteは、 RISC-V, AI and Innovation Dave Ditzel(CEO), Esperanto Technologies Making…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで流れてきた UVM-based Verification of a RISC-V Processor Core Using a Golden Predictor Model and a Configuration Layer UVMの標準化し、…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 日本で一番、RISC-V に取り組んでいるとあたしが勝手に思っている @dev_msyksphinz さんのツイートで知った プログラマのためのFPGAによるRISC-Vマイコ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった PULP このブログでも二度、紹介しています PLUP 2016年11月7日、PULP と PULPino 2016年8月5日、PULP – An Open Parallel Ultra-Low-Power Processing-P…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ちょうど一年前、SpinalHDLのRISC-Vしたので。 VEXRISCV: A MODULAR RISC-V IMPLEMENTATION FOR FPGA githubのVEXRISCV VERRISCVのドキュメ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Design Solution Forum 2017で発表をしていただきましたmsyksphinzさん Design Solution Forum 2017での発表資料：さわって分かるオープンソ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Step-by-step Tutorial for Connecting Questa® VIP into the Processor Verification Flow CodasipのRISC-VコアをMentorのQuesta VIPを使っ…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Andes partners with EDA tool vendors for more RISC-V SoC support Andes Technology がエコシステムの充実のために、 Imperas、Lauterbac…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録のために、残しておきます。 Chisel v3.0.0がリリースされました。 実際のコードは、こちら 引用 Chisel3 is much more modular than Ch…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週、ちょこっと盛り上げったEsperantoのRISC-Vの件 このブログでも、だいたい一年前の2016年12月7日に取り上げていますよ。 7th RISC-V Wo…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 9月12日のブログ、511のRISC-Vコアとディープラーニングの新しい論文。 Experiences Using the RISC-V Ecosystem to Design an Accelerator-…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週のDesign Solution Forumの河崎さんの講演にて、 12月18日に東大にてRISC-Vのセミナーをやることが分かりました。 RISC-V Day 2017 Toky…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SiFive’s RISC-V Goes Multicore SiFiveがマルチコア版をアナウンスしましたね。 E51 core0(1コア)と U54 cores(1～4コア)を1つのTileLink S…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Celerity: An Open Source RISC-V Tiered Accelerator Fabric これ面白いですね。 511 RISC-V cores • 5 Linux-capable “Rocket Cores” • 49…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった A Hardware Accelerator for Computing an Exact Dot Product RISC-VのRoCC I/FにDot Productをするアクセラレータをくっつけちゃうというも…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ヘネパタ第6版はRISC-Vで全面刷新？ やっぱ来たよ。教科書であるヘネパタの第6版は、RISC-Vということに。パタヘネは既にRISC-V。。。 今年…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Build an open source MCU and program it with Arduino、日本語訳もアップされました では、Digilent Arty-7 Boardに、SiFiveのFreedom E31…
Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった なんか、FreechipsProjectなるものが。。。 rocket-chip chisel3 firrtl firrtl-interpreter chisel-testers が CB-BAR から移動したようで…
Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 6th RISC-V Workshop Proceedingsのプレゼン資料および講演ビデオが公開されました。 SCR1: open RISC-V compatible MCU core with support ソースコード…
Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SiFive、商用コアをリリースに引き続き。。。 Ades TechnologyがRISC-Vをアナウンス。 Andes, First Mainstream CPU IP Provider to Adopt RISC-V, Expan…
Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった このブログでも紹介したSiFive SiFiveのRISC-V Platforms SiFive launches commercial RISC-V processor cores ということで商用のコアをリリース ・Core…
