RISC-VとUVM

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Twitterで流れてきた

UVM-based Verification of a RISC-V Processor Core Using a Golden Predictor Model and a Configuration Layer

UVMの標準化し、こうして、いろいろな事例が出てくるのっていいですよね。

その事例が、RISC-V ですからね。

2016年のDesign Solution Forum開催後、すぐに来年はRISC-Vを取り上げる宣言をし、
宣言通り、2017年のDesign Solution Forumでは、RISC-Vトラックにて、みなさんに講演していただきました。

今年もDesign Solution Forum でも RISC-V(2+1セッション)は取り上げていました。

そしてもう一つは、10 Verification of the PULPino SoC Platform Using UVM RISC-V July 2018

7月18日と19日に行われたRISC-V Workshop in Chennai Proceedingsでの講演模様。

PULPino SoC を UVMを使って検証したというもの。。。

日本で UVM を使っている人ってかなり少ないと思うんだけど、
これからは UVM を使って検証しないとエコシステム的につらくなると思いますよ。

各種 VIP も UVM を使う前提になっていますからね。