Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2009-11-01から1ヶ月間の記事一覧

早くも、IEEE 1800-2009対応本

Verification Engineerの戯言 : SystemVerilogの世界へようこそ 早くもIEEE 1800-2009対応本がリリースされました。 SystemVerilog Assertions Handbook, 2nd Edition 目次 筆者(Ben Cohen氏)の投稿記事 : Now that IEEE 1800-2009 is approved, then what? …

今月(11月)の映画鑑賞

映画好きの戯言 今月は、DVD10本に、GyaO:1本。 バンコック・デンジャラス/BANGKOK DANGEROUS(2008)(DVD) マックス・ペイン/MAX PAYNE(2008)(DVD) ブロードウェイ♪ブロードウェイ コーラスラインにかける夢/EVERY LITTLE STEP(2008)(DVD) シャッフル/PREMONI…

「ESV User's Meeting 2009」に行ってきました

Verification Engineerの戯言 本日行われた「ESV User's Meeting 2009」(旧JーCING)に行ってきました。 「レガシーコア復刻とコア開発時における仮想プラットフォームを用いた早期のペリフェラル接続」 by リコーの木村さん が、特別賞を受賞されました。木村…

SystemVerilog : SV-2009 New Features、$fatal/$error/$waring/$info Display Tasks

Verification Engineerの戯言 : SystemVerilogの世界へようこそ SV-2005では、$fatal/$error/$warning/$infoシステムタスクは、アサーション部分にだけ使用できましたが、 SV-2009では、$displayシステムタスクが使える場所であれば、どこでも使えるようにな…

SystemVerilog : SV-2009 New Features、$sformatf Returns a Formatted String

Verification Engineerの戯言 : SystemVerilogの世界へようこそ SV-2005では、$sformatシステムタスクで$printfシステムタスクで出力するフォーマットを作成することができます。 $sformatシステムタスクでは、第1引数にフォーマットの文字列をしていします…

SystemVerilog : SV-2009 New Features、Field Widths in Print Formats

Verification Engineerの戯言 : SystemVerilogの世界へようこそ $displayシステムタスクで数値のフィールド幅を指定することができるようになります。 32ビット(int)を16進数で表示するときは、 %h : 左側に0を詰める(32ビットだと、最大0個) %0h : 左側の0…

SystemVerilog : SV-2009 New Features、let Templates

Verification Engineerの戯言 : SystemVerilogの世界へようこそ letを使えば、`defineディレクティブの置き換えができます。 `defineディレクティブでは、マクロを定義して後、ずーとそのマクロは定義済みになります。 マクロの定義を止めるには、`undef マ…

HLS : SystemCよりC/C++

Verification Engineerの戯言 メンターのブログ:SystemC, Ten Years Later…によると、 Gary Smith EDAのESL Synthesisの言語シェアは、 C/C++ : 42%(2006) => 65%(2008) SystemC : 28%(2006) => 20%(2008) 2008年の残りは、なんと、Bluespec !、SystemCとの…

祝 : 50000訪問者達成!

Verification Engineerの戯言 本日、50000訪問者を達成しました。 2009年11月19日(50000訪問者、130日、約76人/日) 2009年 7月 9日(40000訪問者、150日) 2009年 2月10日(30000訪問者、150日) 2008年 9月 9日(20000訪問者、165日) 2008年 3月24日(10000訪問者…

SystemVerilog : SV-2009 New Featuresについて

Verification Engineerの戯言 : SystemVerilogの世界へようこそ 現在、Verilog HDL(IEEE 1364-2005)とSystemVerilog(IEEE 1800-2005)の2つの標準があります。 これをSystemVerilogに統一する作業が進められています。 2009/11/12(木)の日記:IEEE 1800-2009…

Synopsys : VCS’s Aspect Oriented Extensions (AOE) to SystemVerilog

Verification Engineerの戯言 : SystemVerilogの世界へようこそ VMM Centralのブログ:SV-AOE: your friendly debug-companion!によると、 VCSの最新版では、Aspect Oriented Extensions to SystemVerilogという機能が追加されたそうだ。 これって、eの「パ…

VMM : 1.2は、こんな感じ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ VMM Centralのブログ:Verification in the trenches: an end user’s viewpoint on VMM1.2に、 ちょっとだけ、VMM 1.2で追加されたものが詳細されています。 VMM 1.2 Features vmm_object vmm_…

IEEE 1800-2009

Verification Engineerの戯言 : SystemVerilogの世界へようこそ どうやら、IEEE 1800-2009の標準化の作業が進んだようである。 もしかしたら、年内(だと、1800-2009)。 遅くとも来年には標準化になるだろう(1800-2010) P.S Fw: 1800-2009 Approval Notificat…

HLS : Gary Smith's ESL 2009 Market Trends

Verification Engineerの戯言 メンターのブログ:Thomas Bollaert’s Blogに Gary Smith’s ESL 2009 Market Trendsがアップされました。 Gary SmithさんのESL Synthesis Market Share - Top 3は、2008年は2007年と同じですが、 Shareを上げたのは、Mentorだけ…

Mentor : ModelSim AE 6.5b

Verification Engineerの戯言 : SystemVerilogの世界へようこそ AlteraのQuartusIIがv9.1にアップデートしたことに伴い、ModelSim AEも6.4aから6.5bにアップデートされました。 ModelSim-Altera 6.5b ソフトウェア バージョンが6.5bになったことにより、VMM-…

SystemC : 合成サブセットドラフト1.3公開

Verification Engineerの戯言 EEDesignの記事 SystemC synthesis subset draft standard releasedによると、 OSCIはSystemCの合成サブセットのドラフト1.3を来年1月21日までパブリックレビューします。 OSCI : OSCI Introduces SystemC Synthesis Subset Dra…

Bluespec SystemVerilog Users Meeting 2009の受付開始

Verification Engineerの戯言 2009年11月27日(金)に開催される「ESV User's Meeting 2009」(旧JーCING)の申し込みが開始されました。 基調講演 :「ドコモの端末プラットフォーム戦略」 各ツールのユーザ事例は、6件です。 「Processor Designerによるマルチ…

OVM 2.0.3 リリース

Verification Engineerの戯言 : SystemVerilogの世界へようこそ OVM 2.0.3がリリースされました。 Reference Manualが333ページから384ページに、目次付きました。 メッセージマクロとして、 `ovm_info `ovm_warning `ovm_error `ovm_fatal が追加されました…

HLS : 「Cynthesizer ユーザー交流会2009」に行ってみて

Verification Engineerの戯言 本日のCynthesizer ユーザー交流会2009に行ってきました。 行く前はそれほど期待はしていませんでしたが、結果はなかなかよかったです。 ただ、席は結構空いていました。 東芝さんと三洋さんの事例は、Cynthesizerの話。 DMPさ…

OVM : APBを例に

Verification Engineerの戯言 : SystemVerilogの世界へようこそ All of SystemVerilogに、ModelSim AEでOVMのトライアル:例題、APBをアップしました。 ともすけ趣味のツブヤキさんの成果をまとめたモノです(掲載了承済み) モデルのコードおよびサンプルシー…

VMM : ModelSim XEでVMMを動かす(その2)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ 昨日の続きです。 ModelSim XEでVMMを動かすための作業および動作確認をしたときのまとめをAll of SystemVerilogにアップしました。 ModelSim XEでVMMを使ってみる 自己責任で、ご利用ください…

VMM : ModelSim XEでVMMを動かす(その1)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ OVM WorldからダウンロードできるVMM 1.1.1aは、MentorのQuesta 6.4bで動作します。 ModelSim XE Edition-IIIは、ModelSim 6.4bベースなのでこのVMM-1.1.1aが動作するかどうかを確かめました。…

Mentor : ModelSimでrandomize関数をサポートして!

Verification Engineerの戯言 : SystemVerilogの世界へようこそ ModelSim AE/XE/PE/DE/LE/SEでは、SystemVerilogの ・programブロック ・制約付きランダム生成(randomize) ・カバレッジ(cover) ・アサーション(SVA : SystemVerilog Assertion) はサポートし…