Verification Engineerの戯言 : SystemVerilogの世界へようこそ ModelSim AE/XE/PE/DE/LE/SEでは、SystemVerilogの ・programブロック ・制約付きランダム生成(randomize) ・カバレッジ(cover) ・アサーション(SVA : SystemVerilog Assertion) はサポートし…