Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2010-08-01から1ヶ月間の記事一覧

FPGA : 3つのカテゴリ

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ザイリンクス 7 シリーズ FPGA を発表で、Xilinxは従来のVirtex、Spartanの2つのファミリからVirtex-7ファミリ、Kintex-7 ファミリ、Artix-7…

Xilinx の EPP

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった XilinxのEPPを使うと、FPGAの内部にAMBA AXIのIPを作らなくてはならない。 となると、AMBA AXIのVIPは提供してくれるのだろうか? Xilinxさ…

次のSLDは?

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Methodology – The Next Big SLD Challengeでは、 ケイデンスのRichard GoeringさんがつぎのSLD(System Level Design)について語っています…

SVEditor 0.2.5

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった フリーなSystemVerilogのエディタ:SVEditor 0.2.5がリリースされています。 EclipseのPlug-Inとして動作します。 検証、Verification、Syst…

ModelSim XEは、やっぱり無くなる

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった marsee101さんの情報によると、ModelSim XEが無くなるようです。 今後は、ISimが提供されることになるようですが、検証ってどうするのだろう…

FPGAとお仕事 : その2

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 検証について学ぶための最良の教科書は、 Writing Testbenchesシリーズです サイトは、Janick Bergeron's Home Pageです。 現在SynopsysのJa…

FPGAとお仕事 : その1

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった お仕事については、2007/11/27にVerification Engineerのお仕事(その1)に書きました。 その内容は、あれから2年9が月経ちますが、変わってい…

UVM EA 1.0 : User's GuideでのFactoryの説明

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM EA 1.0のUser's Guideでは、Factoryの説明が 1.4.1 UVM Factory 7.3 The Build-In Factory and Overrides だけなんです。でも、User's G…

Bluespecで書いたソート回路

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Bluespecで書いたソート回路がアップされています。 検証、Verification、Bluespec SystemVerilog

TLM Sockets in VMM 1.2

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVMでは、TLM 2.0が導入される予定。 その前に、TLM 2.0が導入されているTLM Sockets in VMM 1.2をチェックしてみてはいかがでしょうか? TL…

OVL 2.5

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OVL 2.5が2010年7月にリリースされています。 ・Verilog HDL 1995 ・VHDL 1993 ・PSL 2005 ・SVA 2005 のライブラリがソースコードで提供さ…

赤星さんのセミナー

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 開発効率を引き上げるディジタル・ハードウェアの検証技法@CQ出版セミナ・ルームに終日いた。 10:00 - 17:00、内昼休み1時間 びっしり、赤…

UVM本の例題

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM WorldのForum、Books and other reference material to help adopt UVMスレッドによると、著者のKathleenMeadeさんの投稿にUVM本の例題…

InPA SystemsのEDAOnlineの記事

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった EDAOnlineに InPA SystemsのFPGA利用のSoCプロタイピングに新風,既存のFPGAボードと論理シミュレータを活用 by 小島さんがアップされました…

InPA Systems : EEDesignの記事

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった EEDesignにInPA Systemsの記事:touts 'active debug' for FPGA prototypingがアップされました。 EEDesign Indiaの記事の方がちょっと長いで…

InPA Systems 始動

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAベースのツールベンダであるInPA Systemsが始動。 数年前(もしかしたら、昨年)、知り合いが日本での立ち上げをやっているのを知ったが、…

Latticeは、Synopsys

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Latticeは、Synopsysから論理合成ツールのOEMを継続するようです。 Synopsysのプレスリリース : Synopsys and Lattice Renew OEM Relationship for …

HLSを使っている組織の割合は?

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった EDAExpressのつぶやくから得た情報から DeepChipのSubject: ( ESNUG 479 #4 ) "How many companies are actually using HLS?"によると、 メンターが…

Harryさんのブログ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MentorのHarryさんのブログには、 7月16日(金)に行われた検証プロセスのパフォーマンスを上げる戦略と戦術で説明した内容を Redefining Verification…

FPGAとVerification

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAのカテゴリを追加。Twitterで、FPGAへシフトを何度もつぶやいているが、 このブログではあえてFPGAに関する記事はModelSim AE/XE程度にしていま…

UVM : `uvm_do_onマクロ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVMになって、`uvm_do_onマクロというものが追加されました。 macros/uvm_sequence_defines.svh内で次のように定義されています。 `define uvm_do_on…

DAC2010 : まとめ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 日経EDAOnlineに 【DAC 2010】SystemC,SystemVerilog,UVMの最新状況をまとめて知る by 小島 智さん(NECシステムテクノロジー)がアップされました。…

Accessing Virtual Registers in RAL

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Accessing Virtual Registers in RALでは、VMM/RALのVirtual Registerを使うと、 どんな感じで動作するのか?を説明してくれる。 VMM/RALでは、RALコ…

Use XML to build ASIC or SoC design specifications

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0ではRegister Packageが含まれるが、このRegister Packageのコードを自動生成できないと、 生産性が上がらない。IP-XACT(XML)から生成するツ…

UVM : 1.0 への道 (Day 2)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった DennisのTwiiterによると、#Accellera #viptsc の2日目は、 内容は、TLM portionとRegister Package 検証、Verification、Cadence、SystemVerilog、U…

UVM : Hardcopy と eBook

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった iPadを購入し、早2ヶ月。ちょっとした調べもの、メールのチェック、Twitterなどにとっても便利。 iPad(iPhoneにもリリースされた)にはiBookなるアプ…

UVM : 1.0 への道 (Day 1)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JL GrayさんのTwiiterによると、 3日間の予定で行われている#Accellera #viptsc の1日目、6時間におよぶFace to Face Meeting。 内容は、phasing Cad…

VMM : PULLモード

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMMでは、チャネルに対してはデフォルトでは、PUSHモード。 PUSHモードだと、かってのトランザクションが生成され、どんどんトランザクションがチャ…

VMM : RALのVirtual Registers and Fields

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVMがOVM 2.1ベースで正式版を検討中。 JL GrayさんのTwitterでは、火曜日(そう、今日)、ボストンにて(3日間も、これは、dennisさんのTwitterから) p…

Bluespec 2.0

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Bluespecのサイトを見たら、 Bluespec 2.0 になっていた。 一体、何が進化したのだろう。 下記の内容が加わった。 BluespecのWebサイトから引用 blue…