Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

HLS

Productive parallel programming for FPGA with HLS

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として、 Productive parallel programming for FPGA with HLS スライドも公開されています。 => スライド 例題 (github) HLSの例題 (github) 仮想…

LegUpのTrial版

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった LegUp、ダウンロードはここから LegUp 5.1ドキュメント Trial版は、Processor-Accelerator SoC Generation以外は、Full版と同じようです。

Polyphony IO まとめ

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として残しおきます。 Polyphony IO まとめ 資料に説明文があると嬉しいです。 で、Polyphonyとは ダウンロードは、こちら Twitterでハッシュタグ( #…

高位合成友の会 第4回

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、「高位合成友の会 第4回」ですね。 前回までの2回(第2回、第3回)は、東銀座のドワンゴのセミナールームでしたが、今回は東工大で。 (第1回はロ…

LegUp ComputingもRISC-V

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日、いつものように図書館で色々やっていたら、見つけた。 LegUp Computing Inc. LegUp Computing Inc. え、トロント大のあのLegUp 書いてありました…

Design Solution Forum 2016の登録が始まりました

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年もDesign Solution Forumを 10月14日(金)に新横浜国際ホテルマナーハウス南館にて開催します。 タイムテーブルは、こちら 申し込みは、こちら 昨年…

Spinal HDLと

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで拾った。記録として、残します。 yet another Scalaでデジタル回路を書く仕組み: Spinal HDL で、こちらは、Scala Chiselでサッとデジタル回路…

FPGAマガジン No.14は、HLS特集

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2016年7月25日発売のFPGAマガジン No.14の特集は、 特集 『無償時代到来!C&OpenCL高位合成入門』です。 XilinxのVivado HLSは無償で利用可能ですが、 …

QiitaでcReComp

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった cReCompとPyJerで紹介したら、 ご本人と先生からご連絡いただきました。 その後、Qiitaに cReCompを使ってXillybusとユーザロジックを簡単につなげよう …

cReCompとPyJer

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった cReComp TwitterのTLに流れてきました。 pyverilogとveriloggerを利用しています。 なので、pythonベース。日本語のGetting Startedは、こちら お試しあ…

トロント大J.Andersonさんが来るんだね。LegUpも4.0に

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった みかん大学の先生のこのツイートで、 The 25th International Workshop on Post-Binary ULSI Systems (ULSIWS)にて、 引用 招待講演者は高位合成でトロ…

流行のFPGAと高位合成コンパイラで自分だけのハードウェアを作ってみよう

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 奈良先端科学技術大学院大学 情報科学研究科が2016年2月25日、26日にスプリングセミナーを行うようです。NAISTの受験を真剣に考えている大学生以上 (高…

Vidado HLS勉強会資料

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2016.01.09追記)、No.5を追加し、初心者編は完結のようです。 @masee101 さん(小野さん)のVivado HLS勉強会の資料(1から5)がSlideShareにアップされてい…

高位合成友の会 第3回に行ってきました

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日の高位合成友の会 第3回に行ってきました。 開始の18時までに間に合うように、早めに(16:10)に勤務先を出発しました。 新橋で燃料注入して、銀座を…

Xilinx、HLSツールを無償に

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日、@masee101 さんのツイートで、Xilinxはv2015.4でHLSを無償にしたことを知りました。 これは、衝撃ですね Vivado Design Suite ユーザー ガイドの…

高位合成友の会 第3回

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 高位合成友の会 第3回が12/8(火)に前回と同じ歌舞伎座タワーのドワンゴのセミナールームで開催されます。 前回は45人の定員で41人の申し込みがありまし…

FortRock

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ちょっと調べていたら、FortRockなるものを見つけました。 Fortranを用いた高位合成技術FortRockの開発 のようです。 この資料の5頁に農工大中條研とあ…

Synthesijer、日経テクノロジーに掲載される

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった とうとうSynthesijerの記事が日経テクノロジーonline(EDA・ソフトウェア)に掲載されました。 日本で開発、Java言語入力の高位合成フリーウエア 夏のDAシ…

「高位合成をディスカッションする会」のアンケート

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「高位合成をディスカッションする会」のフィードバックの結果として、 参加者全員(20名)からアンケートをいただきました。 事前に積極的にディスカッシ…

Design Solution Forum 2015のその後

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Design Solution Forum 2015での小野さんの講演の記事がアップされました。 高位合成はシニアエンジニアの味方、筑波大の小野氏がVivado HLSを評価 全文…

「高位合成をディスカッションする会」のフィードバック

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 本番が終わったのここで終わりというわけにはいきません。 皆さんからのフィードバックを受けて、来年の企画に反映したいです。 参加していただいた皆さ…

「高位合成をディスカッションする会」の本番

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった いよいよ本番です。開始時間が10分遅れましたので、下記のように午前のセッションを修正。 午前のセッション:11:010~12:15 11:10-11:15、当日のスケジ…

「高位合成をディスカッションする会」の事前準備

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回の「高位合成をディスカッションする会」は、長年やりたかった企画です。 いろいろなところで、「特定技術、ツールのディスカッション」を提案しま…

「高位合成をディスカッションする会」が始まるまで

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のDesign Solution Forum 2015は、台風が変身した強烈な低気圧の影響で朝から大雨。 4時頃目が覚めて、外みたら、ざーざーの雨。 新横浜まで無事着…

「高位合成をディスカッションする会」関連ツイート

「高位合成をディスカッションする会」当日のツイートをログとして残します。 https://s.yimg.jp/images/blog/html/twitter/twitter_enbed.html?data-url=https://twitter.com/Vengineer/status/649857209023655936&data-text=??蕭?篏??????????c?鴻?????激…

いよいよ本番 (Design Solution Forum 2015)

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、Design Solution Forum 2015です。 長い間、実行委員、事務局の皆さんと準備をしてきました。 今回は、高位合成をディスカッションする会をやる…

高位合成をディスカッションする会:Synthesijer

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「高位合成をディスカッションする会」週間、四日目。 明日が本番なので、今日は最終日。 今日は、オープンソース&JavaベースのSynthsijerです。 Synth…

高位合成をディスカッションする会:Alteraツール

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「高位合成をディスカッションする会」週間、三日目。 今日は、Alteraの高位合成ツール関連です。 Alteraは、OpenCLコードをFPGA用にマッピングするツー…

高位合成をディスカッションする会:Xilinxツール

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「高位合成をディスカッションする会」週間、二日目。 今日は、Xilinxの高位合成ツール関連です。 Xilinxの高位合成ツールのメインは、Vidado HLSです。…

高位合成をディスカッションする会:Synflowの紹介

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週末(10/2:金)にDesign Solution Forum 2015が開催されます。 ということで、今週は「Design Solution Forum 2015」週間です。 といっても、私は「高…