高位合成をディスカッションする会：Xilinxツール

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

「高位合成をディスカッションする会」週間、二日目。

今日は、Xilinxの高位合成ツール関連です。

Xilinxの高位合成ツールのメインは、Vidado HLSです。
C/C++/SystemCのコードをHDLに変換してくれます。ISEとVivadoの両方の環境で利用できます。
利用できるデバイスは、全7シリーズ、Zynq-7000、UltraScaleです。
新しいデバイスであれば、利用できるということです。
各種ドキュメントやアプリケーションノートも充実しています。

次は、SDAccelです。
OpenCL/C/C++に対応していて、アプリケーションとしてはデータセンタを想定しています。
Altera OpenCLに対抗するものですね。

最後は、SDSoCです。
こちらは、Zynq上で組み込みC/C++アプリケーションを開発するためのツールです。
システムレベルでのプロファイリングを行い、ハードウェアとソフトウェアのバランスを取って、実装するためのツールです。
Zynqを搭載したZC702/ZC706、Zedboard、MicroZed、ZYBOなどのボードに対応していますが、独自に開発したボードに対して、BSPを作れば、SDSoCを利用できるようになります。

今年のDesign Solution Forum 2015では、
Xilinx社のFPGAにおける高位合成ツールVivado HLSの効果と性能というタイトルで筑波大学の小野さんが講演していただけることになりました。
小野さんは、FPGAの部屋というブログを書いていて、FPGA業界では超有名な方です。
今回発表していただけるVivado HLSに関するブログエントリーは既に131です。
(数えてみて、めちゃくちゃ多いことにびっくりしました)
また、SDSoCの関するエントリーは、16です。こちらはまだ少ないですが、SDSocがリリースされてからの期間を考えると、多いと思います。

35分という短い時間での講演ですので、ブログに書いてあることを全部お話していただけることはないでしょうが、最初の一歩としてはいいのではないでしょうか？
また、懇親会で小野さんに質問するチャンスがあるかもしれません。

いかがでしょうか？