Synthesijer、日経テクノロジーに掲載される

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

とうとうSynthesijerの記事が日経テクノロジーonline(EDA・ソフトウェア)に掲載されました。

日本で開発、Java言語入力の高位合成フリーウエア

夏のDAシンポジウム2015の時の招待講演の内容ですね。

引用
◆DAS招待講演
講演タイトル：「JavaベースのFPGA向け高位合成処理系の実装と活用事例」
講演者:三好 健文 (イーツリーズ・ジャパン/わさらぼ)
概要: FPGAによるハードウェア開発コストの軽減を目的に、Javaプログラムを合成可能なVHDL/Verilog HDLに変換する処理系Synthesijerを開発しています。パソコン上でソフトウェアとして実行し動作を確認したJavaプログラムをハードウェア化できるため、機能レベルのデバッグコストの削減が期待できます。本発表では、FPGAを使った開発案件に携わる一技術者の立場からみた高位合成技術の動向を踏まえた上で、Synthesijerの実装と活用事例を紹介します。また、EDA研究ツールとしてのJavaおよびOpenJDKの使い方を紹介します。

小島さんが書いたのかなー、と思いましたが、残念ながら違いました。