高位合成をディスカッションする会：Synthesijer

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

「高位合成をディスカッションする会」週間、四日目。
明日が本番なので、今日は最終日。

今日は、オープンソース＆JavaベースのSynthsijerです。

Synthesijerの開発はわさらぼ合同会社代表の三好さんひとりでやっています。

今回、Design Solution Forun 2015では、高位合成チュートリアルにて、Zynq + SYnthesijer ハンズオン。Javaではじめる手軽なFPGA開発チュートリアルで講演をしていただくことになりまし。
三好さんのチュートリアルは、講演時間を長くしての65分です。
部屋が狭いため、人数制限をすることになり、早い時点で満員御礼になってしまいました。

このブログでも何度か紹介しましたが、以前はJavaRockという名前でしたが、現在はSynthesijerになりました。

Qiitaに2014.12.21時点でのSynthesijer関連資料まとめがあります。

ScalaによるFPGAアプリケーション開発用DSLの設計、2015.01.09
ソフトウェアエンジニアにもわかる高位合成、2015.02.01
Zynq + Synthesijer入門、2015.03.16
Javaによる専用ハードウェア開発を夢見てSynthesijerのこれまでとこれから、2015.04.11
AHCIを用いたPCとFPGA間の汎用インターフェースの実装と評価、2015.06.20

三好さんのスライドでは、Synthesijerを利用していろいろなことにトライしているのがわかりますね。

FPGAの部屋には、6エントリありました。