@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Design Solution Forum 2015で高位合成チュートリアルをしていただく三好さんのDAS21015でのプレゼンテーション資料。 JavaベースのFPGA向け高位合成処…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Design Solution Forum 2015まであと3週間。 高位合成をディスカッションする会および高位合成チュートリアルは好評により申し込みを終了しました。 現…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 第四回 Calypto Users Forumが9月18日(金)に新横浜グレイス・ホテルで開催されます。 コニカミノルタとリコーの事例発表があります。 その後、レセプシ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 高位合成の入力言語にはいろいろなものがあります。 ASIC/SoC開発をしている人達にとっては、SystemC/C/C++ですかね。 Cadence、Calypto、NEC(Cyber)な…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった もう一つ、Synthesijerを。 Synthesijer で FORTH を作る FORTHって、コレのこと？ そうなら、Sun Workstationのファームウェアだったので、使ったこと…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JavaからHDLを生成するSynthesijerを使ってVGA出力モジュールをTerasic DE0-CVに実装した事例。 SynthesijerでのVGA出力ライブラリの実装例 Synthesijer…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスが高位合成ツールのCynthesizerとCtoSを統合したStratusを発表。 EDAExpress : Cadenceが「Cynthesizer」と「CtoS」を統合した新型高位合成ツ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Javaでハードウェアを実装するでIBMのLime(Liquid Metal)を紹介したのが、2013年2月7日。 先週、TwitterのTLに流れていたので、チェックしたら、なんと…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった CxのトップページにTaskの例題が載っています。 UARTの受信回路をCxのTaskで書くとこんな感じと。 VHDLで書くよりもかなり短く書けるようです。 いつの…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨年のDesign Solution Forum 2014ではSystemVerilogハッカソンを企画しました。 10/2(金)に開催する今年のDesign Solution Forumの企画は 「高位合成」…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週の金曜日に、「高位合成友の会」に行ってきました。 詳細については、 既に私の隣に座っていた@masee101さんがFPGAの部屋にアップしていますので、 …

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 本日開催の「高位合成友の会」に参加します。 最初の応募人数が20人だったので抽選になるかなーと思っていましたが、 人数枠が40名になり抽選無しでOKに…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった CALYPTOがCatapult 8を発表しました。 Catapult 8では、新規開発のConfigurable Hierarchical Design Architectureというものを採用し、下記のような特…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Yosys Open SYnthesis Suiteなるものを見つけました。 プレゼンテーション資料は、今年6月なので結構新しい。 開発した人、結構いろんなもの作っている…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JavaからHDLを生成するツールにJavaRockがあります。 このブログでも、2013年2月3日のJavaでハードウェアを実装するでも紹介しました。 そのJavaRockの…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Archived Webinar – An Introduction to High-Level Synthesis (HLS)によると、 引用 10X better productivity and IP reuse. The technology separates…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ぼーとしていたら、SynflowのngDesignがオープンソースになっていました。 商用版は別途あるようですが、個人利用なら無償となっています。 ソースコー…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった C~のSynflowがngDesignなるものを公開しました。 ngDesign is the compiler + IDE for the C~ language EclioseのPlug-Inのようで、C~用IDE。 YouTubeに…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった とあるきっかけから、Vivado HLSのビデオをYoutubeで見ています。 最初のふたつを見ると、だいたい雰囲気が分かります。 Getting Started with Vivado H…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先日のCyberWorkBench Forum 2014の若林さんの講演内容について、EDA Expressがアップしました。 私が今回行った理由のは、この記事にあるLow Latencyに…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった GarySmithの2012年のHLSのシェアは、DeepChipによると、 引用 The most recent Market Trends Report for C-to-RTL synthesis is: 2012 ESL Synthesis M…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスがフォルテを買収 ということは、C2Sはどうなるのだろうか？両社のツールを使っているとどうなるのだろうか？ 検証、Verification、HLS、Cade…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日(2/5)開催されたCyberWorkBench Forum 2014。 セミナープログラムは、こんな感じでした。 引用 13:30～13:35 開会ご挨拶 13:35～14:10 CyberWorkBen…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synflowのホームページが新しくなりました。 また、githubに、幾つかサンプルもアップされています。 ブログ、Christmas present: an early access rele…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった DeepChipの Calypto Catapult HLS trounces Forte, C-to-S, and SNPS at DAC'13。 CatapultがCalyptoに移管され、SLECとのインテグレーションができ、使…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synflowについては、このブログ、2回(これとこれ)でも紹介しています！ でも、お値段、分かりませんでした。 しかし、EEtTimesの記事、 EDA Startup Off…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった HLSのスタートアップ、Synflowがブログを始めました。 現時点までに、次の4エントリをアップしています。 ブログを書いているのはCTOのMatthieu Wipliez…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった The Magic of CyberWorkBench、 AldecサイトのブログコーナーだからAldecのスタッフが書いていると思ったら、違った。 内容はAldecではなく、CyberWorkB…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chip Designの記事、High Level Synthesis is Ready for Full-Scale Adoptionを読んで思いました。 すべてではないがRTL設計が当たり前になったように、…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ツイッターで知った、IP Faster: Introducing the C~ High-Level Language Synflowは、C~(C flow)という言語を開発して、その言語を使ったHLSツール(Syn…