Vengineerの妄想

人生を妄想しています。

CyberWorkBench Forum 2014

HLS #技術職
@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨日(2/5)開催されたCyberWorkBench Forum 2014。

セミナープログラムは、こんな感じでした。
引用
    13:30～13:35	開会ご挨拶
    13:35～14:10	CyberWorkBenchの新たな産業への展開事例と、新機能等の紹介
    14:10～14:50	CyberWorkBench画像ライブラリのご紹介とその応用開発事例
    15:10～15:50	CyberWorkBenchを活用した衛星搭載画像認識FPGA開発事例
    15:50～16:30	CyberWorkBenchによる大規模ASICへのフルチップ動作合成適用事例
CyberWorkBench Forumは初めてでした。

最初のセッションは、あの若林さんが熱く語ってくれました。
ソフトウェアプログラムからハードウェア記述を合成する高位合成技術からの抜粋のようです。
発表資料より詳しく書いてあります。
ただし、新たな産業への展開事例と新機能については載っていません。

BDLの記述ってあまり知らなかったのですが、結構楽チンに制御回路書けるのですね。

今から始めるのBDLもいいかな～と思いました。

検証、Verifcation、HLS

追記(2014.02.15)
日経Tech-on、「入力をC言語にしただけでは無理だから」、アドバンテストが高位合成の活用術で講演
EDA Express、Low LatencyならFPGA+高位合成、制御回路こそ高位合成、CWB生みの親NEC若林氏が語る