今年の企画は、「高位合成」です。

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨年のDesign Solution Forum 2014ではSystemVerilogハッカソンを企画しました。

10/2(金)に開催する今年のDesign Solution Forumの企画は

「高位合成」

です。

日本では、2000年代前半のSystemCブームで本格的に始まった高位合成(HLS)。
商業ベースでは、Cadence(旧Forte)のCynthesizer、CalyptoのCatapult、SynopsysのSynphony、NECのCyberWorkbench、BlueSpecなど。
FPGA用には、XilinxのSDAccel/Vivado HLS、AlteraのOpenCLなど。

フランスのSynflowは、Cx言語を開発し、そに開発環境であるngDesignをオープンソースで公開しています。

また、先日の高位合成友の会で発表があったように、C/C++ベース言語以外の高位合成ツールを個人で開発し公開しています。

前回のSystemVerilogハッカソン同様に、大きな部屋ではなく小さな部屋で行います。
講演者の一方的な発表だけでなく、参加者全員でディスカッションするために人数は10名程度として行います。

なお、詳細は後日、Design Solution Forumのサイトにて公開する予定です。