HLS とSoftware Driven Verification

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Archived Webinar – An Introduction to High-Level Synthesis (HLS)によると、

引用
    10X better productivity and IP reuse. 
        The technology separates functionality from implementation,
        and provides re-targetable high-level IP.

    5X faster and better verification. 
        This is due to the use of fast transaction-level modeling (TLM) 
        and a consistent verification platform.

    20% better quality of results (QoR) for power, area, and performance.

とあります。また、後半には、

引用
    The webinar also discussed the benefits of HLS for verification 
    and the ability to reuse testbenches across different levels of abstraction. 
    You start with very high-level TLM models and then substitute pin-level interfaces 
    for the TLM interface. Finally you reuse the same testbench for RTL verification.

とあり、検証において、5倍以上生産性が良く、ハイレベルのTLM、ピン・インターフェースのTLM、そしてRTLでも同じテストベンチが使えると。

ここに、Software Driven Verificationを適用すれば、Accelaration, Emulation, FPGA Prototype, Real Machineまで同じテストプログラムが再利用できます。

3年振りに、Software Driven Verificatiinについて、お話しする機会がこの秋あります。
来週にはアブストラクトが公開されると思いますので、しばしお待ちを。