HLSを使ってしまったら、後戻りできません

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Chip Designの記事、High Level Synthesis is Ready for Full-Scale Adoptionを読んで思いました。

すべてではないがRTL設計が当たり前になったように、HLSも当たり前になってしまった。
いまさら、HLS無しでSoCを開発するのは無理でしょうと。

SoCでなくても、ASICやFPGAでもHLSを使ってしまったら、後戻りできません。

これからは、

HLS を使うのは当たり前、どう使えばいいのかが重要

と。

検証、Verification、Cadence、HLS