SystemVerilog Register Layerのビデオ

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログ、
That Cowbell Must be Registered – Introducing the UVM SystemVerilog Register Layer Basics Video Seriesには、SystemVerilogのレジスタ・レイヤの基本のビデオの紹介です。

引用
    1. Introduction
    2. Testbench Integration
    3. Adapter
    4. Predictor & Auto Predict
    5. Register Model & Generation
    6. IP-XACT
    7. Register Model Classes
    8. Register API & Sequences
    9. Access Policies
    10. Frontdoor & Backdoor
    11. Predefined Sequences
    12. Demonstration

1分30秒から6分の短いビデオですので、全部見ても1時間かかりません。

検証、Verification、Cadence、UVM