UVMのSequeceの使い方

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

めんたーのデニスさんのツイートで知ったDesign & Reuseの記事、
Easier UVM Sequences - SystemVerilog UVM Sequence and Task Equivalenceでは、
UVMのSequenceの使い方を説明しています。
UVMのSequenceを使ってテストプログラムお一部を構築します。

このブログでも、UVMのsequenceについて書きましたので、ご利用ください。

検証、Verification、SystemVerilog、UVM