お待たせしました、vimユーザーのために！

Verification Engineerの戯言 : Twitter、Twitter新聞：Daily Vengineer's
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

vim syntax highlighting file for Verilog, Systemverilog and UVM

Verilog HDL/SystemVerilog/UVMのキーワードをハイライトしてくれます。

ちなみに、Vimとは、vi から派生し、発展した高機能なテキストエディタである。ということです。

私は、基本Emacs で、ちょっと使うときは、vi です。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology