Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-03-09から1日間の記事一覧

お待たせしました、vimユーザーのために!

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった vim syntax highlighting file for Verilog, Systemverilog and UVM Verilog HDL/SystemVerilog/UVMのキー…

UVM 1.0の説明

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Verification Horizons 2011.02のUVM:The Next Generation in Verification Methodologyには、 UVM 1.0の…