オンライン検証修行者、募集します

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Twitterで、とあるきっかけから、

Writing Testbenches with SVを読めば、SystemVerilogでの検証コードはだいたいカバーできます。VMM、OVM、UVMもこの本があれば理解できます。数年間、お仕事として検証をやるのなら、必須です。なので超お安いのです。残業数時間で買えますから。

その1、とツイートして、

SystemVerilogの機能としては、
1)、Design、
2)、Testbench、
3)、Assertion
の3つに分類できます。

1)のDesignについては、「SystemVerilog設計スタートアップ」や「SystemVerilogによるLSI設計」を
3)のAssertionについては、「SystemVerilogアサーション・ハンドブック」を読むといいでしょう。

しかし、2)のTestbenchについては日本語のいい本はありませんが、
洋書「Writing Testbenches using SystemVerilog」は、Testbenchバイブルと言っても過言ではないでしょう。

ということで、

「Writing Testbenches using SystemVerilog」を教科書に、
  SystemVerilogでのテストについて、検証修行者を募集します。

ということになりました。
その2、その3、その4

なお、

テストベンチについては、「Writing Testbenches using SystemVerilog」を参考にしますが、
テストプログラムは、DPI-Cを利用して、C/C++言語を使います。

つまり、Software Driven Verificationを行います。

その5

【募集します】「オンラインによる検証修行者」
参加希望者は、「Writing Testbenches using SystemVerilog」を入手し、2章までは読んでください。
1章と2章だと、76頁なので数日で読めるでしょう！

キックオフは、Verify2013の昼食にて。

その6

サイボウズLiveにて活動を行います。なお、参加者は実名になりますのでご了承ください。
またに、オフ会(金曜日の夜か、土曜日)をやります。

参加希望者は、Verify2013の前日(9/26)までに、TwitterのDMか、Gmailのアドレスにメールください。

検証、Verification