2013-08-09から1日間の記事一覧
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chip Designの記事、High Level Synthesis is Ready for Full-Scale Adoptionを読んで思いました。 すべてではないがRTL設計が当たり前になったように、…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chip Designの記事、High Level Synthesis is Ready for Full-Scale Adoptionを読んで思いました。 すべてではないがRTL設計が当たり前になったように、…