@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JavaからHDLを生成するSynthesijerを使ってVGA出力モジュールをTerasic DE0-CVに実装した事例。 SynthesijerでのVGA出力ライブラリの実装例 Synthesijer…