Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2010-08-06から1日間の記事一覧

Accessing Virtual Registers in RAL

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Accessing Virtual Registers in RALでは、VMM/RALのVirtual Registerを使うと、 どんな感じで動作するのか?を説明してくれる。 VMM/RALでは、RALコ…

Use XML to build ASIC or SoC design specifications

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0ではRegister Packageが含まれるが、このRegister Packageのコードを自動生成できないと、 生産性が上がらない。IP-XACT(XML)から生成するツ…