Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

VMM

UVM with VMM

Verification Evangelistの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMMとUVMを一緒に使う。どうすればいいのでしょうか? 確か、UVMが出る前はVMMとOVMを一緒に使うためのKitがありました。 そして、VMMとUV…

VMMとSQL

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Auto-Generation of Performance Charts with the VMM Performance Analyzerでは, VMMのPerformance Analyzerの結果をチャートで表示される…

IDesignSpecでレジスタ検証

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Closed Loop Register Verification using IDesignSpec and the Register Abstraction Layerでは、IDesignSpecを使ってレジスタモデルの検証をするというお話。 IDesignSpecにてレジ…

VMMで、namespace ?

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった namespaceといえば、C++だと思っています。 今回紹介するブログ:The right name at the right space: using ‘namespace’ in VMM to set virtual interfacesでは、VMMでのnamespace…

VMMは、ネットワークに強い?

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMMのオリジナルにあたるRVM(Reference Verification Methodology)は、Janickさんが開発したもの。 そのRVMはネットワーク関連のロジックを検証するために、と、勝手に思っています…

RALFにユーザコードが書けるんだって!

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM Centralのブログ、The'user' in RALF : get ralgen to generate 'your' codeによると、 RALFにはユーザコードが書けるようです。 引用 u…

DVCon 2011:Automated approach to Register Design and Verification of complex SOC

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Automated approach to Register Design and Verification of complex SOCでは、SystemRDL => RALF => RTL のフローによるレジスタ部の検証…

VMM based multi-layer framework for system level verification

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM(オリジナルは、VeraベースのRVM)は基本的にはある程度の規模も機能モジュールを検証するためのフレームワークとして開発されたもの。 そ…

VMM-to-SystemC Communication Using the TLI

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM Centralのブログ: VMM-to-SystemC Communication Using the TLI Blocking and Non-blocking Communication Using the TLI では、Synops…

RALとDesignWare VIP

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった A RAL example with Designware VIPでは、Designware VIPをRALで使う例を示しています。 RALからAHB Masterに変換するモデル(RAL2AHB : ral2…

DVEでトランザクションのデバック

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Transaction Debugging with Discovery Visualization Environment (DVE) Part-1では、 VCSのデバック環境…

Register Programming using RAL package

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Register Programming using RAL packageでは、VMM-RALにてread/writeアクセスの例を示しています。 引用 …

Migrating Legacy File-Based Testbenches to VMM

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ファイルベースのテストベンチ、つまりテストパターンをファイルに書き、 そのファイルを読み込むようにし…

vmm_sql_db_sqliteの使い方

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMMには、SQLiteデータベースを利用できるのは知っていたのですが、どのように使うかがわかりませんでした…

SystemC版VMMは、何処?

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Verification in the trenches: Transform your sc_module into a vmm_xactorでは、 SystemC版のVMMについて書いてあります。 で、実装はど…

The VMM TLM Reactive Interface

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM CentralのブログThe VMM TLM Reactive Interfaceは、 Example of Transaction-Level Communication in VMM 1.2の続きのようです。 vmm_t…

How you can figure how you configure (a VMM testbench)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった How you can figure how you configure (a VMM testbench)がアップされています。 Part 2: An interesting way to use VMM 1.2’s configurat…

Communication Options in VMM 1.2

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 12月はUVM 1.0がリリースされる予定でしたが、まだ時間がかかりそうです。 そこで、UVM 1.0で導入されるTLM-2.0の前準備として、 Communicat…

VMM RALでISR

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Modeling ISRs with VMM RALVMM RALを使って、ISR(Interrupt Service Routine)を実現するというもの。 VMM RALは、レジスタアクセスのための…

Interoperable testtbenches using VMM TLM

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0でTLM 2.0が実装されますが、たぶん、VMMをベースにしているのだと思います。 そこで、VerilabのサイトにあるInteroperable testtben…

Shared Register Access in RAL though multiple physical interfaces

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Shared Register Access in RAL though multiple physical interfacesの記事を読んでみて、 やっぱり、UVM 1.0のRegister PackageはRALの方…

RAL: Using TCL to conditionally generate registers

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、RALがRegister Package になる可能性が高くなった今、RALについて知るいい機会。 (と思っていたら、 今日、JLGrayさんのTwitte…

TLM Sockets in VMM 1.2

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVMでは、TLM 2.0が導入される予定。 その前に、TLM 2.0が導入されているTLM Sockets in VMM 1.2をチェックしてみてはいかがでしょうか? TL…

Accessing Virtual Registers in RAL

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Accessing Virtual Registers in RALでは、VMM/RALのVirtual Registerを使うと、 どんな感じで動作するのか?を説明してくれる。 VMM/RALでは、RALコ…

VMM : PULLモード

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMMでは、チャネルに対してはデフォルトでは、PUSHモード。 PUSHモードだと、かってのトランザクションが生成され、どんどんトランザクションがチャ…

VMM : RALのVirtual Registers and Fields

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVMがOVM 2.1ベースで正式版を検討中。 JL GrayさんのTwitterでは、火曜日(そう、今日)、ボストンにて(3日間も、これは、dennisさんのTwitterから) p…

VMM 1.2.1リリース

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM CentrallからVVM 1.2.1がリリースされました。 詳細はリリースノート見てねって。Janickoさんが、 UVMがある程度普及するまでは、 VMMもアップデ…

VMM Centralのトップページ変わったようね!

Verification Engineerの戯言 : SystemVerilogの世界へようこそ VMM Centralが新しくなりましたよ! 検証、Verification、SystemVerilog、VMM、Verification Methodology Manual

VMM : TLMまとめ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ SystemVerilogの世界へようこそにVMM : TLMをアップしました。 VMMでのTLMについての説明です。 検証、Verification、SystemVerilog、VMM、Verification Methodology Manual

VMM : vmm_tlm_analysis_exportクラスとPeer IDs

Verification Engineerの戯言 : SystemVerilogの世界へようこそ オブザーバークラスが複数のAnalysis Exportをサポートするには、vmm_tlm_analysis_exportマクロを使う例は[ VMM : vmm_tlm_analysis_exportマクロ]に書きました。 クラスのインスタンスを持…