DVCon 2011：Automated approach to Register Design and Verification of complex SOC

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Automated approach to Register Design and Verification of complex SOCでは、SystemRDL => RALF => RTL のフローによるレジスタ部の検証について説明してくれます。

SystemRDLについては、SystemRDL V1.0: A Specification for a Register Description Languageを見てください。
RALFについては、VMM Register Abstraction Layer User Guide, RAL Version 1.15, December 2009を見てください。

UVMにも、レジスタ検証用のライブラリが含まれていますが、
RALGenのようなツールが含まれていないのが残念です。

SystemRDLは、Perlの記述をサポートしているようです。
Rubyのerbと同じようなことをするときに使うようですが、知りませんでした。。。

    13. Preprocessor directives
      13.1 Embedded Perl preprocessing
      13.2 Verilog-style preprocessor

のように、Perlだけでなく、Verilog HDLスタイルもあるようです。

そういえば、SystemRDLって、みなさん使っているのでしょう？

検証、Verification、SystemVerilog、VMM