RALFにユーザコードが書けるんだって！

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

VMM Centralのブログ、The'user' in RALF : get ralgen to generate 'your' codeによると、
RALFにはユーザコードが書けるようです。

　引用
  user_code lang=SV {
      rand enum {PCIE,XAUI} protocol;
      constraint protocol_reg1 {
         if(protocol == PCIE) mdio_reg_1_0.bit_31_0.value == 16′hFF;
      }
   }
}

SystemVerilogのコードが使えるようです。
lang=SVのところを変えれば、他の言語でもOKなのでしょうか？

VMM Register Abstraction Layer User Guideの5-14のInserting User Defined Code in the Generated Modelによると、
lang=には、SystemVerilogとOpenVeraが指定できるようです。ただ、SVはあるのだが、
OpenVeraはOVになるのでしょうか？

検証、Verification、UVM、SystemVerilog、Synopsys